makefile的vcs目标,对代码进行编译,生成simv。 生成simv后,要增加一个选项,-gui=verdi,表示使用verdi这个工具进行单步调试。 makefile的sim目标,代码仿真,进行单步调试。 执行make vcs; make run 后,会弹出verdi界面,并且停在0时刻。 此时界面,如下所示,1处为代码结构,2为代码区,3为交互式窗口,4为watch窗口。
可修改文件名,一般不使用-R\#编译后立即运行./simv文件-l***.log\#编译信息存放在.log中,也就是出现在终端上的所有信息-P***/verdi/share/PLI/VCS/LINUX/novas.tab\#调用
启动Verdi通常只需在命令行中输入"verdi"。然后,Verdi的图形用户界面(GUI)就会打开,用户可以通过这个界面来加载仿真数据,以及浏览源代码和波形。 四、LOADING THE SIMULATION DATABASE 在Verdi中加载仿真数据通常只需要几个简单的步骤。首先,用户需要在Verdi的GUI中选择"File"菜单,然后选择"Open Database"。然后,用户需...
选中所有信号 --> 右键Add to Waves --> New Wave View 2.verdi图形界面打开 通常使用VCS生成fsdb格式的波形文件,将其导入另一个软件Verdi查看波形,代替DVE进行联合仿真; vcs选项加上-fsdb,仿真文件tb.v中添加: 登录后复制initial begin$display("Dump fsdb wave!");$fsdbDumpfile("tb.fsdb");$fsdbDumpvars...
这里使用了-sverilog选项开启SystemVerilog支持。添加-kdb选项支持输出KDB格式的数据,用于与Verdi在交互模式交换数据,而KDB格式属于"Limited Customer Availability"特性,必须通过-lca选项开启。 第二步,执行simv,启动Verdi调用VCS仿真器。 ./simv -gui=verdi
在初始阶段以交互模式(调试模式)编译design。在这个阶段,可以使用GUI或通过命令行调试design问题。通过GUI进行调试可以使用Verdi,通过命令行进行调试可以使用UCLI (Unified command line interface) batch mode 当大多数design问题解决后,可以使用批处理模式(优化模式)编译design。在这个阶段,可以以最小的debug性能来换取更...
-gui 仿真时打开DVE gui界面 ./simv -gui & 后台执行,不要把当前界面锁住 -l <filename> 编译时产生的信息写到文件中 -sverilog 支持systemverilog +v2k 支持verilog2001标准 -ntb_opts $(UVM_VER) 指定本次编译的UVM库,这里是用的是VCS安装自带库 -full64 匹配64位服务器系统 $(VERDI_COMMON) 在testbe...
如果直接在电脑上装Ubuntu,外接一个1080p或者单独使用时,由于分辨率很高,而Verdi又没法正常缩放,导致字体和界面很小。这个问题其实可以在Ubuntu系统下装个虚拟显示器(X11)然后调缩放,但体验大打折扣。只有调低显示器分辨率,体验才一般。不得不说,WSL2的GUI体验还是很好的,无论高分辨率还是低分辨率屏幕都能正常缩放。
-gui 当设置了VERDI_HOME时,此选项启动Verdi -ucli 该选项在UCLI模式下启动simv 支持Verilog、VHDL和混合HDL设计,包括三个步骤:Analysis 分析elaboration 细化simulation 仿真Analysis:分析是仿真design的第一步,在此阶段将使用vhdlan或vlogan分析VHDL、Verilog、SystemVerilog和OpenVera文件。下面的部分包括几个分析设计文件...
VCS+DVE+Verdi+Makefile使用 业界有三大仿真工具,Synopsis家的VCS、Cadence家的IUS-irun(现在是Xcelium-xrun)和Mentor的Modelsim。VCS的全称是Verilog Compile Simulator,是Synopsis公司的电路仿真工具,可以进行电路的时序模拟。VCS属于编译型verilog仿真器,内部的仿真工具是DVE。VCS先将verilog/systemverilog文件转化为C文件...