复制 .PHONY:com sim cleanOUTPUT=adder_topVCS=vcs-sverilog+v2k-timescale=1ns/1ns \-debug_all \-o ${OUTPUT}\-l compile.log \SIM=./${OUTPUT}-l run.logcom:${VCS}-f verilog_file.fsim:${SIM}clean:rm-rf./csrc*.daidir*.log simv**.key makefile 完成以后,在终端上输入 make com 后...
vcs_all: vcs -timescale=1ns/1ns \ #设置仿真精度 -sverilog \ #Systemverilog的支持 +v2k \ #兼容verilog 2001 以前的标准 -Mupdate \ #只编译有改动的.v文件 -f ***.f \ #添加.f文件里的源码 ## -o simv \ #默认编译后产生可执行文件为simv,可修改文件名,一般不使用 -R \ #编译后立即运...
调整时间尺度(Timescale): 确保你的仿真时间尺度设置得足够精确,以捕捉到小的延时值。例如,你可以将时间尺度设置为1ns/1ps,这样即使延时只有几皮秒,也能被正确处理。 verilog `timescale 1ns/1ps 检查SDF文件: 确保SDF文件中定义的延时值是合理的,并且符合你的设计需求。如果SDF文件中的延时值过小,可能需要重新...
-timescale= //在testbench中添加,可以避免flist的第一个文件缺少scale -kdb-lca //选项支持输出 kdb 格式的数据,用于与Verdi在交互模式交换数据,而 kdb 格式属于 "Limited Customer Availability" 特性,必须通过 -lca 选项开启。 $value$plusargs//传递参数;方便模式选择;运行时生效。 +define+FSDB// 添加波形 ...
`timescale <unit_time> / <resolution> (3)信号或者变量定义 parameterX=20;//把常量定义为参数的形式方便全局修改//reg defineregA;regB;//wire definewire[3:0] C;//通常initial或者always语句块中的变量定义为reg类型,在assign或者用于例化模块名的信号定义成wire类型 ...
timescale=1ns/1ns 设置仿真精度,如果有些代码文件没有表明timescale,则必须在vcs命令中加入此选项才不报错。 -o simv_file 默认产生的可执行文件为simv,可以用-o选项给它改名。 +define+DUMPVPD 识别代码中的`define的内容,一般用于指定哪部分程序需要编译。 -LDFLAGS -Wl, -no-as-needed ubuntu18.04以...
vcs表示调用vcs软件,-sverilog 表示编译所用的规范,如果我们写的代码里有systemverilog就一定要有这个选项,-debug_all 完全调试模式, -timescale = 1ns/1ps 这个在编译的时候就写,那么在tb里面就不用写了,表示最小仿真时间是1ns,最小仿真精度是1ps。-f rtl.list意思是吧rtl.list里的所有文件都编译进去, -...
quiet模式;抑制消息,例如关于VCS使用的C编译器、VCS解析的源文件、顶层模块或指定的timescale的消息 -V verbose模式;打印消息,例如编译器驱动程序在运行C编译器、汇编器和链接器时打印它执行的命令 -l filename 指定VCS记录编译消息的文件,如果还有-R选项,VCS将在同一个文件中记录编译...
vcs表示运行编译,+v2k表示支持verilog2001标准,-timesacle=1ns/1ns用于设置仿真时间精度,-debug_all用于设置debug开关,-f dile_list.f用于设置编译文件,-o (OUTPUT)用于设置输出二进制可执行文件的文件名,-full64表示VCS为64位版本。 verdi加载fsdb文件显示波形: ...
-timescale=<time_unit>/<time_precision> 源代码文件中有的包括`timescale编译指令,有的不包括,如果在VCS命令行中,不包括`timescale的源代码文件在最前面,VCS会停止编译。使用-timescale选项为这些在前面且又没有`timescale的源文件指定timescale -override_timescale=<time_unit>/<time_precision> 让源文件统一...