vcs_all: vcs -timescale=1ns/1ns \ #设置仿真精度 -sverilog \ #Systemverilog的支持 +v2k \ #兼容verilog 2001 以前的标准 -Mupdate \ #只编译有改动的.v文件 -f ***.f \ #添加.f文件里的源码 ## -o simv \ #默认编译后产生可执行文件为simv,可修改文件名,一般不使用 -R \ #编译后立即运...
如果觉得编译特别慢,那么可以添加编译选项-pcmakeprof来进行分析,可以把编译过程中的每一步所花费的时间做分析打印,并在编译日志的结尾进行输出,参考: vcs -sverilog -pcmakeprof test.sv 得到的分析结果为: 如果是增量编译,则参考: vcs -sverilog -partcomp -partcomp_dir=p_dir -pcmakeprof test.sv 得到...
vcs--是逻辑仿真工具EDA工具的编译源代码命令 -sverilog--编译命令选项,识别system verilog语法 -debug_all--编译选项,保存所有的debug信息 -l com.log--编译选项,将编译过程生成的日志写入com.log文件 编译之后会生成simv,simv文件可以进行直接执行highlighter- Go //执行simv文件,生成vpd文件 ./simv -l sim....
vcs编译systemverilog并且用verdi查看波形 对于编写的systemverilog代码,在linux下,可以使用vcs编译,但是编译的时候,要注意,要加入几个选项。 整个过程,linux使用的是64位的redhat,vcs使用的是vcs2015,verdi使用的是verdi2015。 如以下的systemverilog代码。 其中router_test_top.sv是顶层的代码。 使用命令 vcs-sverilog...
/bin/makeall:comp simcomp:vcs-full64 -timescale=1ns/1ps -V -R -sverilog \\ -debug_access+all +vc +v2k -kdb \\ -l vcs.log \\ -f dut.f +define+DUMP_FSDB=1 \\ -top testsim:./simv-l simv.logclean:rm-rf *~ core csrc simv* vc_hdrs.h ucli.key urg* *.log novas.* ...
/bin/makeall:comp simcomp:vcs-full64-timescale=1ns/1ps-V-R-sverilog \-debug_access+all+vc+v2k-kdb \-l vcs.log \-f dut.f+define+DUMP_FSDB=1\-top testsim:./simv-l simv.logclean:rm-rf*~core csrc simv*vc_hdrs.h ucli.key urg**.log novas.**.fsdb*verdiLog64*DVEfiles*.vpd...
vcs-sverilog-full64-ntb_optsuvm-1.2ubus_tb_top-debug_access+all-lca-lcomp_apply.log-dpo-dpo_optsreco_file=dpo_reco.csv+apps=default,fgp,lint,upfopt,pgates+user_tag=apply+learn_dbdir=dpo_learndb+cfg=cfg ./simv+UVM_NO_RELNOTES+UVM_TESTNAME=test_2m_4s-lsimv_apply.log ...
-sverilog -- 支持system verilog +v2k -- 支持verilog 2001语法 -v lib_file -- -v 使用工艺库 -y lib_dir -- 指定vcs寻找的路径 +libext+lib_ext -- 在lib_dir路径中寻找文件的时候指明文件的后缀名 +incdir+inc_dir -- 在rtl代码中使用`include的时候,指定include所指明文件所在的路径 ...
vcs -sverilog -full64 -ntb_opts uvm-1.2 ubus_tb_top -debug_access+all -lca -l comp_ref.log -dpo -dpo_opts apps=vcsgd+user_tag=reference ./simv +UVM_NO_RELNOTES +UVM_TESTNAME=test_2m_4s -l simv_ref.log dpo_learn: rm -rf simv simv.daidir csrc vc_hdrs.h *.key vcs.cfg ...
2、 al vcsd定义m1 m2 timopt-line incdir 1 dir 2 memopt 2-sverilog-mhdl ad-full 64-comp 64 no specify Ming notcheck-ntb race-ova _ file file _ ova-y lib_dir lib_dir是引用库的目录,vcs从其中查找包含被引用模块的Verilog文件,这些文件的文件名必须与被引用模块的文件名相同。VCS用。v和。