VCS的全称是Verilog Compile Simulator,是Synopsis公司的电路仿真工具,可以进行电路的时序模拟。VCS属于编译型verilog仿真器,内部的仿真工具是DVE。VCS先将verilog/systemverilog文件转化为C文件,在linux下编译链接生成可执行文件,在linux下运行simv即可得到仿真结果。VCS使用步骤是先编译verilog源码,再运行可执行文件:...
/simv文件 -l ***.log \ #编译信息存放在.log中,也就是出现在终端上的所有信息 -P ***/verdi/share/PLI/VCS/LINUX/novas.tab \ #调用verdi的库,也就是tb文件中添加几行代码所需要的文件路径 ***/verdi/share/PLI/VCS/LINUX/pli.a fi 在终端下执行run vcs,即可运行以上命令,vcs即为传进来的参数,$...
执行编译命令: 将包含 add_seq_delay 的编译命令输入到终端或集成开发环境(IDE)中执行。例如: bash vcs -sverilog -timescale=1ns/1ns -add_seq_delay 0.1ns your_testbench.v your_design.v 运行仿真: 编译完成后,使用生成的可执行文件(通常是 simv)来运行仿真。例如: bash ./simv 通过以上步骤,你可...
1. 编译verilog文件成为一个可执行的二进制文件命令为:vcs source_files 2. 运行该可执行文件:./simv 类似于NC, 也有单命令行的方式:vcs source_files -R -R 命令表示, 编译后立即执行。 vcs常用的命令选项如下: -cm line|cond|fsm|tgl|obc|path 设定coverage的方式 +define+macro=value+ 预编译宏定义 -...
./simv -l sim.log 两步法 第一步:compile vcs -top top -file $BASE_DIR/verif/cfg/filelist/top.f -kdb -sverilog -full64 -ntb_opts uvm-1.2 -override_timescale=1ns/1ps +notimingchecks +nospecify +vcs+lic+wait -xprop=tmerge -o ${result_dir}/${case}/simv -debug_access+all -debu...
-l com.log:编译命令选项,将编译过程生成的日志写入com.log文件。 执行完上面这条代码后,如果编译没有报错,一切正确,那么在当前文件夹就会生成一个simv文件,这个文件就是仿真文件,我们跑仿真就用这个文件,注意是simv不是sim,当初我在Makefile脚本里把simv写成sim,debug好久都没找到错误,在这里提醒一下。
-ucli:在UCLI命令行模式下执行simv -gui :DVE 界面运行 -work library:将设计库名称映射到接收vlogan输出的逻辑库名称work -v lib_flie:搜索指定lib库文件 -y lib_dir:搜索指定lib库路径 +libext+ext:搜索具有指定文件扩展名的文件,如+libext+.v +.sv ...
命令./simv –gui 可以看到会有错误,这是因为没有生成vpd文件。VCS的dve是执行vpd文件的。直接vcs verilog文件 是不会产生vpd文件的。要加一个-debug_all或者-debug或者-debug_pp 命令。不过推荐用-debug_all,因为这个可以加断点。 即vcs ceshi_uart_test.v -y ./rtl +libext.+v -debug_all ...
simulation:在编译过程中,VCS生成一个二进制可执行文件simv,使用simv来运行仿真。根据编译的方式,可用两种模式运行仿真: Interactive mode 在初始阶段以交互模式(调试模式)编译design。在这个阶段,可以使用GUI或通过命令行调试design问题。通过GUI进行调试可以使用Verdi,通过命令行进行调试可以使用UCLI (Unified command line...