VCS+DVE+Verdi+Makefile使用 业界有三大仿真工具,Synopsis家的VCS、Cadence家的IUS-irun(现在是Xcelium-xrun)和Mentor的Modelsim。VCS的全称是Verilog Compile Simulator,是Synopsis公司的电路仿真工具,可以进行电路的时序模拟。VCS属于编译型verilog仿真器,内部的仿真工具是DVE。VCS先将verilog/systemverilog文件转化为C文件...
在上面已经提到过Makefile 脚本的书写格式,就是写一个关键字加冒号,然后回车输入一行命令,输入完后,以后要运行这行命令就不用全部打全了,只需要在terminal界面,输入make 关键字就行了。 比如,我们已经在当前文件夹下写好了上面所示的Makefile脚本文件,然后我们也写好了rtl代码,并在terminal 中输入:find -name "*...
makefile 完成以后,在终端上输入 make com 后回车,相当于在终端中输入以下内容后回车,进行编译。 代码语言:javascript 复制 vcs-sverilog+v2k-timescale=1ns/1ns-debug_all-o adder_top-l compile.log-f verilog_file.f 输入make sim 相当于: 代码语言:javascript 复制 ./adder_top-l run.log 输入make cl...
下面进行网表仿真 图5 makefile更改 上图中,我们把入门教程(三)中的makefile模板添加了一个开关选项,由于网表.v文件是由工艺库单元例化的,工艺库中给出了一个verilog文件,包含各个单元。 图6 makefile更改 定义NET_SIM这个宏。用于testbench中代码块的打开和关闭。 代码语言:javascript 复制 initial begin`ifdef ...
上图中,我们把入门教程(三)中的makefile模板添加了一个开关选项,由于网表.v文件是由工艺库单元例化的,工艺库中给出了一个verilog文件,包含各个单元。 图6 makefile更改 定义NET_SIM这个宏。用于testbench中代码块的打开和关闭。 initial begin`ifdef NET_SIM $sdf_annotate("/mnt/hgfs/LINUX_EDA_Share/DC_...
图5 makefile更改 上图中,我们把入门教程(三)中的makefile模板添加了一个开关选项,由于网表.v文件是由工艺库单元例化的,工艺库中给出了一个verilog文件,包含各个单元。 图6 makefile更改 定义NET_SIM这个宏。用于testbench中代码块的打开和关闭。 initial begin `ifdef NET_SIM $sdf_annotate("/mnt/hgfs/LINU...
前面说过,VCS的仿真可以分为3个步骤:compile、elaborate和simulation,所以makefile脚本中也需要有这3个重要部分,脚本在平台中可以看到,后面会逐一对脚本功能进行介绍。 1) Compile 这一步主要是将硬件语言编译成库的过程,具体来说可能会涉及3中不同类型的文件:verilog、VHDL和SystemVerilog。这三种文件的编译方法:verilo...
自己的学习经历,写个最简单的使用教程。教程中会用到Makefile、VCS、Verdi,写个简单的8位加法器的TB例 子。所有代码都使用verilog编写,带简单的结果验证功能。 此教程没有使用到UVM,以后有时间我在单独写个UVM的简单例子。 2.需求 我是在VMware下开发测试的,用到的软件列表如下: ...
这个FSDB_NAME就是在Makefile中导出的变量,其和.fsdb字段共同组成了一个名为amp.fsdb的文件,该文件保存有仿真后得到的波形信息。 4.3 使用Makefile 在进行仿真之前,需要先对amp_tb.sv进行简单的修改。 点击查看代码 moduleamp_tb; importuvm_pkg::*; ...
-sverilog支持Systemverilog，-timescale设定仿真精度，-o更改可执行文件名。遇到更多VCS功能时，使用makefile管理编译过程。编写makefile后，输入make sim执行编译，输入make clean清除中间文件。以上介绍VCS入门使用，水平有限，错误请指正。分享VCS lab文件示例，链接提供。如有疑问，欢迎私信交流。