详细的参数介绍参考下面的博客 https://www.cnblogs.com/csjt/p/15581396.html 自己的makefile,注意 SEED = `date +%N` //随机种子的定义 取时间 SIM_COV = -cm line+cond+fsm+tgl+branch //代码
Makefile 脚本命令解释: vcs表示调用vcs软件,-sverilog 表示编译所用的规范,如果我们写的代码里有systemverilog就一定要有这个选项,-debug_all 完全调试模式, -timescale = 1ns/1ps 这个在编译的时候就写,那么在tb里面就不用写了,表示最小仿真时间是1ns,最小仿真精度是1ps。-f rtl.list意思是吧rtl.list里的...
=$(TOPFILE)VCS:=vcs -full64VCS_OPTS:=-notice -line +lint=all,noVCDE,noNS,noSVA-UA -sverilog -timescale=1ns/10ps -debug +define+ABS_TOP=$(ABS_TOP)+incdir+$(ABS_TOP)/src## the path of verdi homePLATFORM:=linux64NOVAS_PATH:=${NOVAS_HOME}/share/PLI/VCS/$(PLATFORM)# VCS_VERD...
# The Makefile supports the following command line # makefile支持下列命令行 # % make target_name_* <SEED=xxx> <DEFINES=xxxx> # makefile文件放在哪?放在仿真路径。make [-f makefile文件名][选项][宏定义][目标] # -f 指定makefile 若没有则make程序首先在当前目录查找名为makefile的文件,如果没...
initial begin $fsdbDumpfile("top.fsdb"); $fsdbDumpvars(); $fsdbDumpMDA(); $dumpvars(); #2000000 $finish; end 因此在进行VCS & Verdi联合仿真时,如果是第一次执行,则依次执行以下步骤 make vcs_compile make vcs_sim make run_verdi 如果是多次执行,则依次执行以下步骤 make clean make vcs_compil...
1. [xiaotu@xiaotu-eda ~/my_work/uvm_demo/sim]$make test2. aaa bbb += 在当前值的基础上继续加上后面的值,一般用来叠buff,比如vcs的指令那么多,总不能一口气写完吧,所以就分多次分多情况来写: 1. CMP_OPTIONS += -top $(TOP_MOD)2. CMP_OPTIONS += -timescale=1ns/1ps -unit_timescale=1...
VCS中利用Makefile脚本仿真 1.可仿真的verilog文件 通常是写一个module.v文件，然后写一个test bench即...
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修改VCS入门教程(二)中的makefile,新增统计代码覆盖率的内容 .PHONY:com sim debug cov clean OUTPUT = cov_test ALL_DEFINE = +define+DUMP_VPD #code coverage command CM = -cm line+cond+fsm+branch+tgl CM_NAME = -cm_name ${OUTPUT} CM_DIR = -cm_dir ./${OUTPUT}.vdb //-cm :打开对应...
我们在终端中有Makefile的目录下只需要输入上述make指令即可完成操作 在此之前我们首先将.v tb文件的路径生成为file.list,在中断中输入 find -name "*.v" > file.list 打开file.list成这样 之后gvim makefile all: com sim run_dve com: vcs -sverilog -debug_all -timescale1ns/1ps led.v tb_led.v ...