1.编译选项 +vcs+initreg+random;2.仿真选项 +vcs+initreg+random;仿真选项也可以是:+vcs+initreg+0 或 +vcs+initreg+1而+vcs+initreg+config+my_config_file 则可以使用my_config_file配置文件初始化设计的一部分。如果在仿真选项中也指定了 +vcs+initreg+config+my_config_file2,则会使用my_config_file2。
(12)编译时就初始化regs为随机数 vcs +vcs+initreg+random,编译时将registers初始化为随机数。 在仿真时,使用: simv +vcs+initreg+0|1|random|<seed> (13)检查信号的X状态和Z状态 vcs -xzcheck,可在RTL中写$xzcheckon和$xzcheckoff来对xz进行检查和关闭。 可以使用 vcs -xzcheck nofalseneg 来屏蔽一些w...
vcs +vcs+initreg+random,编译时将registers初始化为随机数。 在仿真时,使用: simv +vcs+initreg+0|1|random|<seed> (13)检查信号的X状态和Z状态 vcs -xzcheck,可在RTL中写$xzcheckon和$xzcheckoff来对xz进行检查和关闭。 可以使用 vcs -xzcheck nofalseneg 来屏蔽一些warning (14)控制编译error和warning...
initreg用法分为两步:编译选项为 +vcs+initreg+random 仿真选项为 +vcs+initreg+0//intialize to value 0+vcs+initreg+1//initialize to value 1 +vcs+initreg+x //intialize to value x +vcs+initreg+z //initialize to value z +vcs+initreg+random //initialize to value 0 or 1 with default random ...
simv +vcs+initreg+0|1|random|<seed> (13)检查信号的X状态和Z状态 vcs -xzcheck,可在RTL中写$xzcheckon和$xzcheckoff来对xz进行检查和关闭。 可以使用 vcs -xzcheck nofalseneg 来屏蔽一些warning (14)控制编译error和warning消息 2. 仿真:编译后产生simv可执行文件。仿真用simv文件,分为2种仿真方式: ...
vcs +vcs+initreg+random,编译时将registers初始化为随机数。 在仿真时,使用: simv +vcs+initreg+0|1|random|<seed> (13)检查信号的X状态和Z状态 vcs -xzcheck,可在RTL中写$xzcheckon和$xzcheckoff来对xz进行检查和关闭。 可以使用 vcs -xzcheck nofalseneg 来屏蔽一些warning ...
-xprop 一般不能跟 +vcs+initreg+0/1/random 同时使用,因为 +vcs+initreg+0/1/random 会把 Verilog 的变量、寄存器及 Memory 初始值设置为 0 或 1 等非 X 状态,这样就测不到初始 X 态了。 若未指定 -xprop,默认为 vmerge,即默认不存在 X 态传播问题,也不进行检查。
VCS学习总结_201212060
[compile_options] top.v %vcs –debug_all [compile_options] top.v 2.1 编译的关键特性 对verilog 中的memory 和寄存器进行初始化 可以采用如下option 对设计中的所有memory 和register bits 进行初始化: +vcs+initreg+random 在0 时刻将设计中的所有状态变量(reg 类型),寄存器和MDA 中的memory 初始化成随机...
+vcs+initreg+random 在0 时刻将设计中的所有状态变量(reg 类型),寄存器和MDA 中的memory 初始化成随机的 0/1。 注意:+vcs+initreg+只对verilog 的设计起作用。 +vcs+initreg 初始化正常的memory 和多维的reg 类型数组。例如: reg [7:0] mem [7:0] [15:0]; ...