void'(uvm_hdl_read("tb_top.clk",hdl_rd_bit)); void'(uvm_hdl_read("tb_top.clk_x",hdl_rd_logic)); $display(""); $display("hdl_rd_bit=%0x",hdl_rd_bit); $display("hdl_rd_logic=%0x",hdl_rd_logic); $display("hdl_rd_bit==0 result: %0d",hdl_rd_bit==0); $display(...
uvm_hdl_read(signal_path, value, [endian,offset]) 其中,signal_path是要读取的信号的路径。它可以是一个字符串,也可以是一个对象句柄。这个路径可以使用Verilog或VHDL编写的任何信号,从简单的线路到复杂的模块和系统都可以。它必须与UVM测试台中的hdl_path_converter一致。如果信号路径使用了多个设备上的信号,则...