这组特例 port 就是 uvm_seq_item_pull_port 和 uvm_seq_item_pull_imp ,通过名字可以知道,这组端口通常是在 sequencer 和 driver 中使用的,用于它们之间的数据传递。uvm library 中 原型代码如下所示: uvm_seq_item_pull_port classuvm_driver#(typeREQ=uvm_sequence_item,typeRSP=REQ)extendsuvm_c...
这组特例 port 就是 uvm_seq_item_pull_port 和 uvm_seq_item_pull_imp ,通过名字可以知道,这组端口通常是在 sequencer 和 driver 中使用的,用于它们之间的数据传递。uvm library 中 原型代码如下所示: uvm_seq_item_pull_port classuvm_driver#(typeREQ=uvm_sequence_item,typeRSP=REQ)extendsuvm_c...
seq_item_port.item_done(); end endtask: run_phase endclass: jelly_bean_driver 可以看到在run_phase里不用声明就直接调用了seq_item_port这个东西,那么它肯定是在driver类中系统已经定义好了的东西,我们打开uvm_driver看一看,uvm_driver的代码特别简单,我就连着注释整块放上来了。(属于uvm_driver) typedef c...
uvm_reg_item:它派生自uvm_sequence_item,用于register model中 常用的派生自uvm_component的类 uvm_driver:所有的driver都要派生自uvm_driver,uvm_driver多了如下几个成员变量: uvm_seq_item_pull_port #(REQ, RSP) seq_item_port; uvm_seq_item_pull_port #(REQ, RSP) seq_item_prod_if; // alias uv...
uvm_driver 中 seq_item_pull_port 的句柄是 seq_item_port类型。driver代码用来与sequencer交互的 API 被 seq_item_port 引用,但实际上是在sequencer seq_item_export 中实现的(这是标准的 TLM )。 “说人话就是握手,driver收了可以不发rsp,不过这样sequence就就没有相关信息了。然后由于本质上还是通过tlm...
(1)driver(参数化类):主动向sequencer索要sequence_item,即transaction。并将sequence_item的信息驱动到DUT的端口上。相当于完成从transaction到signal端口级别的转换。默认RSP=REQ //driver的端口 uvm_seq_item_pull_port #(REQ, RSP) seq_item_port(可以get和put) ...
uvm_seq_item_pull_port #(REQ, RSP) seq_item_prod_if; // alias uvm_analysis_port #(RSP) rsp_port; REQ req; RSP rsp; 1. 2. 3. 4. 5. uvm_monitor:所有的monitor都要派生自uvm_monitor。monitor做的事情与driver相反,monitor从DUT的pin上接收数据并转换成transaction级别的sequence_item,再把转...
uvm_seq_item_pull_imp #(REQ, RSP, this_type) seq_item_export uvm_analysis_export #(RSP) rsp_export 通常情况下,用户可以通过匹配的第一对TLM接口完成item的完整传送,即driver::seq_item_port和sequencer::seq_item_export。这一段端口在连接时的同其它端口连接一样,即通过driver::seq_item_port.connec...
除了get_next_item() 任务外 , uvm_seq_item_pull_port 类还提供了另一个任务try_next_item()。如果没有数据项可供驱动,这个任务将在同一simulation step中返回,此时可以让driver执行一些idle transactions,比如当没有有意义的数据要传输时,给DUT发送随机数据,如下图所示: ...
//uvm_do_with这个宏负责把各个最基本的sequence_item加上约束发送出去。 endclass : read_rx_fifo_seq 如何把这个sequence发送出去呢?这就需要在testcase里边把这个sequence通过sequencer发出去。 class read_rx_fifo_test extends uvm_test; `uvm_component_utils(read_rx_fifo_test) ...