User-defined primitives (UDPs) 翻译过来就是用户自定义原语,常常用于构建组合逻辑模型和时序逻辑模型。 我们编写Verilo代码时,定义寄存器使用的是reg 和always@(*clk*),运行VCS RTL仿真时,VCS能够识别此类信号是寄存器,能够模拟其行为模型。 然而在使用VCS进行网表仿真时,此时网表中寄存器名称是这样的SDFF*_XXXX,其...
Verilog有内建原语如门,传输管,开关等,这些都是相当小的原语,如果我们需要更为复杂的原语,verilog提供了UDP,也就是用户定义原语(User Defined Primitives). 使用UDP可以建模组合电路和时序电路。 l语法 UDP以保留字primitive开始,以endprimitive结束,并紧接着原语的Ports/terminals。这与module的定义类似。UDP应该定义在...
user-defined key[ˌjuːzədɪˈfʌɪndkiː]名词 user-definedkey teclafdefinidaporelusuario 词条user-defined在西班牙语»英语中的译文 (跳至英语»西班牙语) tecla definida por el usuario名词f tecladefinidaporelusuario user-definedkey ...