要想理解清楚SystemVerilog语言中的Upcasting和Downcasting概念,最好的方式从内存分配的角度理解。 class “e”扩展自class “c”,class “c”又继承自class “a”。同时,class “b”扩展自class “a.” 如果我们执行了下面的代码: a a1; //base class variable e e1; e1