TXOUTCLKPCS and TXOUTCLKFABRIC是多余的,要我们使用TXOUTCLK 总之一句话,在我们一般的应用中,TXOUTCLK的来源是TXPLLREFCLK_DIV1。也就是TXOUTCLKSEL = 3’b011的情况,这个时候TXOUTCLK与参考时钟的频率一致。 RXOUTCLK 同样的,我们看这个图: 我们来看RXOUTCLK时钟源的选择说明 跟TXOUTCLK不同的是,RXOUTCLK...
正文 通过调整TXUSRCLK和TXUSRCLK2的频率，FPGA时钟资源可以被有效地用于驱动TX接口的并行时钟。其中，TXOUTCLK通常来源于MGTREFCLK0或MGTREFCLK1。在单通道配置中，TXOUTCLK在2字节或4字节模式下驱动GTX/GTH收发器的TX接口。具体来说，TXOUTCLK驱动TXUSRCLK和TXUSRCK2时，两种模式下TXUSRCLK2的频率均等于...
由于DRP 对来自上述内核封装中的 GT 寄存器进行了不正确的写入访问,因此,发现在低温情况下,TXOUTCLK 上无时钟输出。此问题是由于 DRP_WE 对多个时钟周期进行了断言而造成的,从而导致了通过 DRP 端口对 GT 寄存器进行了虚假性写入问题。 只能为一个时钟周期启用 DRP_WE。此需求将在(Xilinx 答复53788)中得以解决...
TX相位对齐分为自动和手动两种模式,一般常用自动模式。多通道相位自动对齐需要设置以下参数: 1)TXOUTCLK时钟选择 在Basic菜单将TX Buffer设置为Bypass模式,Wizard会自动将XCLK的时钟选择为TXUSR。此时,TXOUTCLK只能选择为TXPLLREFCLK_DIV1、TXPLLREFCLK_DIV2或TXPROGDIVCLK。 2)定义Master通道 Physical Resources中选择...
前面我们理解了TXOUTCLK和RXOUTCLK的源头,那TXOUTCLK/RXOUTCLK最终要输出做什么用呢。就是用来生成TXUSERCLK、TXUSERCLK2和RXUSERCLK、RXUSERCLK2的。 TXUSRCLK、TXUSRCLK2 要理解TXUSERCLK、TXUSERCLK2的区别,从FPGA TX的接口开始,我们怎么将数据让transceiver发送出去呢:是用TXDATA端口,这个端口是处于TXUSERCL...
1)TXOUTCLK时钟选择 在Basic菜单将TX Buffer设置为Bypass模式,Wizard会自动将XCLK的时钟选择为TXUSR。此时,TXOUTCLK只能选择为TXPLLREFCLK_DIV1、TXPLLREFCLK_DIV2或TXPROGDIVCLK。 2)定义Master通道 Physical Resources中选择Master通道位置,对应产生公共时钟,推荐使用GT column中间位置的通道作为Master。Wizard会将TX...
TX相位对齐的基本原理是Master通道产生TXOUTCLK作为公共时钟通过BUFG_GT与各通道的TXUSRCLK和TXUSRCLK2相连,并且所有通道的XCLK时钟都设置为TXUSR时钟(如下图所示),这样就可以与Master通道产生的公共时钟对齐,从而实现每个TX通道数据的相位对齐,对齐后仅存在各通道与公共时钟微小的相位差。
TXOUTCLK用于驱动TXUSRCLK2的4字节模式(TX_DATA_WIDTH = 32或40,TX_INT_DATWIDTH = 0)或8字节模式(TX_DATA_WIDTH = 64或80,TX_INT_DATWIDTH = 1)。 在这两种情况下,TXUSRCLK2的频率都等于TXUSRCLK频率的一半。 MMCM是位于器件上半部的时钟管理单元(CMT)的一部分,它只能驱动器件上半部的BUFG。同样...
当TX 缓冲被旁路时,TX 相位调整可用来调节 PMA 并行时钟域 (XCLK) 和 TXUSRCLK 域之间的相位差。这可以自动执行,也可由用户手动控制。TX 缓冲旁路在 TXOUTCLK 用作 TXUSRCLK 的来源并且在许多通道之间共享时称作“多通道”模式。在 GTX 收发器中,多通道缓冲旁路模式为手动;在 GTH 或 GTP 收发器中,多通道缓...
而在4字节或8字节模式下，TXOUTCLK同样起着关键作用，驱动TXUSRCLK2在不同的数据宽度（如32或40位）下工作，其频率则是TXUSRCLK的一半。值得注意的是，MMCM（时钟管理单元的一部分）在器件的上半部分负责驱动BUFG，而下半部分的MMCM则负责下半部分的BUFG。具体到Kintex™-7和Virtex-7器件，...