错误(10170):在文本附近的 shifter.v(14) 的 Verilog HDL 语法错误“endmodule”; 期待“;“,或” @“,或终止,“或一个标识符 (” endmodule“是一个保留的关键字 ),或一项系统任务,或” {“,或一份连续声明 ” 翻译结果3复制译文编辑译文朗读译文返回顶部 在shifter.v(14) 附近文本"endmodule"; 错误 ...
Error (10170): Verilog HDL syntax error at clkseg.v(37) near text "***"; expecting ";"解析：意思应该很简单，就是检查的时候要细心点。
aError (10171): Verilog HDL syntax error at date_8to1.v(21) near end of file ; expecting an identifier, or "endmodule", or a parallel statement 错误(10171) : Verilog HDL句法错误在date_8to1.v (21)在文件尾附近; 期望标识符或者“endmodule”或者一个平行的声明 [translate] ...
你这个case部分描述的逻辑需要放到一个always里面去。例如 always @（*）begin 你的那些case语句 end
第九行always块括号后面多了“；”
首先你后面的缺少一个end，不信你数一下。其次语法错误比较多，比如说你AEQB、ALEB这些都没定义，对吧。有不懂的可以追问
always内部出现多个if时，需要begin end来包住。另外，模块结尾需要endmodule
书上的只是范例，模块的一部分而已。建议你对语法多了解。
这里有问题，少个else