最近一个项目中在使用AD9914,外部输入时钟是2.88GHz,上电之后,先把master reset 置高,复位AD9914,然后置低。用示波器观测sync_clk,常温的时候,幅值是1.8V,摆幅300mv,0度左右,幅值是2.2V,摆幅300mv.这个sync_clk的幅度会随着温度变化吗。 还有在低温的时候,发现sync_clk有时候会没有输出。有人遇到过类似情况...
您好!您所描述的现象,都是正常的,SYNC_CLK输出8分频也是对的,因为时钟进去后先有一个2分频。 PLL_LOOPFITER和PLL_LOCK引脚可悬空。 重启后只需要发送下面的控制字,update后即可出正弦波。如果数据没有写入,建议您核查时序。 Single Tone Profile 0 (0x0E) DATA=0x08b50000028F5C29 Amplitude, Phase configurati...
sync_clk频率理论应该是40M,但是测量得到35.5M写10倍以上，sync_clk输出频率波形完全不对。
使寄存器在默认配置；4）用示波器观测SYNC_CLK输出为125MHz,正确的应该是250MHz才对？
CLKSYNC CLKSYNC/4/PTPTIMESTAMPUNCHANGE CM CONFIGURATION CPUDEFEND DCB DEBUG DEVM DHCP DLDP DOPHI DPLM DRIVER EAI EAP ERPS ERROR-DOWN EUM EVA EVPN EWM FEI FEM FIPS FM FTP FTPS FWD FWM_VXLAN FWM-ETH FWM-FRAME GMDB GRESM HIPS HPE HPP HTTPS IFNET IGMP INFO IPV6 ISIS L2-MULTICAST L3VPN ...
CLKSYNC/4/PTPTIMESTAMPUNCHANGE CM CONFIGURATION CONTROLLERMNG CPUDEFEND DEBUG DEVM DHCP DLDP DOPHI DPLM DRIVER EAP EFM EOAM-1AG EOAM-Y1731 ERPS ERROR-DOWN EUM EVA EVPN EWM FEI FIPS FM FTP FTPS FWD FWM-ETH FWM-FRAME FWM-SLICE FWM_VXLAN GMDB GRESM HAF HIPS HPE HPP HTTPS IFNET IGMP INFO...
CloudEngine XH9000 and XH8000 V300R023C10 Log Reference CLKSYNC CLKSYNC/4/PTPTIMESTAMPUNCHANGE Translation Favorite Download Update Date:2024-06-28 Document ID:EDOC1100381905 Views:41549 Downloads:116 Average rating: 0.0 Points Digital Signature File...
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NI-Sync API Reference C C Function Prototype ViStatus niSync_CalAdjustClk10PhaseVoltage (ViSession vi, ViReal64 newVoltage, ViReal64* oldVoltage); Purpose Sets the Clk10 phase voltage value to be written to the specified device's non-volatile onboard memory using an external calibration refer...
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