扩频时钟,全称Spread Spectrum Clocking。当前PCIE、SATA、SAS、USB3.0等几乎所有的高速芯片都支持SSC的功能。我们在日常的测试中也会经常接触到SSC,包括在测试高速信号的速率时,我们会发现信号的比特率并不是稳定在一个数值而是在一个很小的范围内浮动;在一些总线的一致性测试中也有规范SSC测试的参数。 所以本篇文章...
SSC扩频时钟在PCIe设备中应用广泛,但需要注意下,PCIe的时钟架构一般分为Common Clock Architecture(同源)、Separate Clock Architecture(独立)、Data Clock Architecture(数据),其中Data Clock Architecture用的较少,只有PCIe Gen2和Gen3支持。 同源时钟应用较为广泛,其优点即其对时钟的要求稍微低点,能够支持SSC扩频技术的...
SSC扩频时钟在PCIe设备中应用广泛,但需要注意下,PCIe的时钟架构一般分为Common Clock Architecture(同源)、Separate Clock Architecture(独立)、Data Clock Architecture(数据),其中Data Clock Architecture用的较少,只有PCIe Gen2和Gen3支持。 同源时钟应用较为广泛,其优点即其对时钟的要求稍微低点,能够支持SSC扩频技术的...
该技术通过在时钟信号中引入频率变化,使电磁能量在频域上分布更宽,从而降低峰值频谱功率密度,减小电磁辐射峰值。这一技术广泛应用于微处理器、PCIe、USB等高速设备中,以减少系统间的干扰。 二、SSC技术原理 基本概念: 本地时钟(Local Clock):一个稳定的、高精度的信号源,作为扩频的基准。 扩频...
Rev1.1中单独定义了当PCIE的参考时钟为Cleanclock时必须采用一阶滤波函数作为时钟恢复的 环路带宽,拐点频率为1.5Mhz。当参考时钟使用了SSC时规范定义了一个三阶1.5Mhz滤波函数来进行 时钟恢复。同时PCIE base 1.1 的规范还特别注明此三阶滤波函数的时钟恢复效果等价于3500:250 ...
PCI-Express 规范的不同版本及其子规范有合起来有 9 个以上 往往使测试工程在对不同的 PCIE 实现选择何种标准无所适从。 一、在一致性测试中如何根据不同的标准选择相应的模板以及PLL模型进行眼图和抖动测量。 1. PCI-Express的规范主要有以下版本 Te s t Me th ods Spe c Re vis ion PCI Expre s s ...
同时,该系列产品还支持SSC展频特性和PCIe 5.0时钟规范,有效降低电磁干扰,提升系统性能,同时简化时钟树设计、缩小PCB布局空间和降低成本,目前已获国内众多行业大客户青睐。 电科星拓的产品凭借其卓越的性能、稳定的品质和灵活的配置,已经在服务器,存储阵列、工控机等产品中广泛应用。未来,随着技术的不断进步和市场的持续...
Lattice的ECP5/CrossLink的PLL可以通过使能高带宽模式(如图8所示),打开PLL对SSC的支持。 图8 PLL Module 配置界面 六、主要参考资料 1、胡卫东,高速信号的SSC扩频时钟测试分析,力科电子测量应用案例连载, 点击此处下载 2、Lattice ECP5/CrossLink sysCLOCK PLLDLL Design and Usage Guide...
https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1003355/cdce6214-cdce6214-pll-ssc-seetting-and-factory-re-configurate 器件型号:CDCE6214 您好! 我们为 PCIe 配置 CDCE6214输出2 LVCMOS 和2 LPHCSL、启用 SSC 时、SSC 是否仅在 LPHCSL 上可...
本文主要分享的是扩频时钟。扩频时钟(SSC:Spread Spectrum Clock)是为了防止数字信号或者时钟由于频谱在某个频点上功率过高而引起的EMI问题,所以对时钟或者数据的周期进行周期性调制(三角波调制)。SSC的单位是ppm(百万分之一个时钟或者一个数据的周期),该值表示最大的时钟周期或者数据周期为UI*(1+Xppm)。