约束文件中一定要约束以下引脚:输入引脚(包括时钟,复位信号),输出引脚以及BLACKBOX的引脚。 对于顶层的输入输出引脚,可在约束文件中通过以下命令约束:input,output,clock,reset,set_case_analysis,abstract_port。 对于BLACKBOX的引脚可通过以下命令约束:clock,reset,abstract_port,assume_path以及signal_in_domain。 回到...
●使用以下方法为black box的输入输出分配一个域: ●对black box输出使用abstract_port约束 ●对black box输入使用signal_in_domain约束 ●使用assume_path约束对从black box输入到输出建模为直通路径。 7.5.2 错误的Case Analysis设置 检查否正确地设置了set_case_analysis约束。 例如,你可能会看到错误的原因是,所有...
对于顶层的输入输出引脚,可在约束文件中通过以下命令约束:input,output,clock,reset,set_case_analysis,abstract_port。 对于BLACKBOX的引脚可通过以下命令约束:clock,reset,abstract_port,assume_path以及signal_in_domain。
6. 执行cdc_setup_check,检查工程文件的设置是否正确、完备。 如果有未约束的primary port,工具将在sg_results/ip/cdc/cdc_setup_check/spyglass_reports/clock-reset/下生成两个文件,可参考加入到.sgdc文件中。 ip_input_abstract.sgdc:工具推断的未约束的port约束 ip_bbox_model.sgdc:工具推断的未约束的black ...
对black box输出使用abstract_port约束 对black box输入使用signal_in_domain约束 使用assume_path约束对从black box输入到输出建模为直通路径。 7.5.2 错误的Case Analysis设置 检查否正确地设置了set_case_analysis约束。 例如,你可能会看到错误的原因是,所有的功能模式和所有的测试模式都是同时激活的,而实际上这些模...
(abstract_port –sync) • Blackboxes (qualifier) sync_cell – Only necessary if SpyGlass doesn't automatically recognize it FIFO constraint cdc_false_path – If sync scheme is externally or software controlled • Examples: clocks are ...
启动 SpyGlass⼯程任务可以通过⼯程⽂件来启动:BATCH : $spyglass -project xxx.prj -goals cdc/cdc_setup -batch GUI : $spyglass -project xxx.prj -goals cdc/cdc_setup Project File 包含的内容：指定source⽂件/list(verilog/VHDL/netlist)指定constraints(SDC/SGDC file): 设置clocks,reset,set_case...
对于顶层的输入输出引脚,可在约束文件中通过以下命令约束:input,output,clock,reset,set_case_analysis,abstract_port。 对于BLACKBOX的引脚可通过以下命令约束:clock,reset,abstract_port,assume_path以及signal_in_domain。 以上命令如何使用,可查阅spyglass help文档仔细阅读。
对black box输出使用abstract_port约束 对black box输入使用signal_in_domain约束 使用assume_path约束对从black box输入到输出建模为直通路径。 7.5.2 错误的Case Analysis设置 检查否正确地设置了set_case_analysis约束。 例如,你可能会看到错误的原因是,所有的功能模式和所有的测试模式都是同时激活的,而实际上这些模...
如果源寄存器或目的寄存器在black_box中,使用abstract_port或assume_path约束black_box端口; 如果源寄存器是个静态信号,使用quasi_static对源寄存器进行约束; 如果源寄存器是控制信号,检查信号是否通过一个有效同步器(qualifier); 如果源寄存器是数据信号,检查是否使用异步FIFO或握手信号; ...