在后端插入时钟树之后如果想要留有margin，则再选择set_clock_uncertainty -hold 0.1，100ps足够充裕了...
clock_uncertainty 主要是前端留给后端的CTS的，其次是clock源的jitter。所以CTS之后，如果对时钟源有信心...
1、If a user does want to use this, use the –add option , so their uncertainty is additive to that calculated by derive_clock_uncertainty. 2、set_clock_uncertainty applied to a clock does not have its uncertainty propagate to generated clocks downstream. The user need to apply uncertainty ...
so i had put on the SDC: set_clock_uncertainty -rise_from [get_clocks {clk125}] -rise_to [get_clocks {clk125}] -setup 0.003 set_clock_uncertainty -rise_from [get_clocks {clk125}] -fall_to [get_clocks {clk125}] -setup 0.003 ...
clock_uncertainty 主要是前端留给后端的CTS的，其次是clock源的jitter。所以CTS之后，如果对时钟源有信心...
clock_uncertainty 主要是前端留给后端的CTS的，其次是clock源的jitter。所以CTS之后，如果对时钟源有信心的话，其实就可以不用了，设为0。如果没信心，就假设一个clock jitter。另外，这其实是个工程问题。i）我有保守地投片时候还留着这10%的。如果你对面积功耗要求不高，其实这么也行。II）也有非常难做的芯片...
margin与多方面因素有关，比如先进工艺的前期，margin我们通常会倾向于设大一些。对与一些typical timing ...
4：hold问fab,当然他们给的也不一定合理。 一般logic芯片hold 100ps就已经挺保守了。 setup不留也可以...
只能憑經驗。如果工作頻率接近工藝的極限，就多留一些。就看設計的目標是什麼，如果面積有壓力，只能冒險...