set_clock_sense -stop_propagation: 表示时钟physically上不会进行propagate。 set_clock_sense -logical_stop_propagation: 表示clock可能会作为data继续进行propagate,但是不会作为clock进行分析。举个例子: set_clock_sense -logical_stop_propagation -clocks CLK U3/A 注意: The -logical_stop_propagation option is...
约束设置子界面中Objects,可为I/O port或cell pins Clock中选定设置clock sense的时钟 2.3 命令语法 命令格式 set_clock_sense [‑positive] [‑negative] [‑stop_propagation] [‑clocks <args>] [‑quiet] [‑verbose] <pins> 参数含义 2.4 命令示例 1、约束xor门中输出引脚z与初始时钟的极性状态...
Set_Clock_Sense约束用于定义时钟引脚的单边性Unateness,并且只能用于时钟网络中单边性状态为non-unate的引脚,该引脚上的时钟信号是无法确定的,在设置约束后,约束的时钟单边性状态将从约束的引脚向前传输。 2.2 设置界面 进入Timing Constraints界面,在左侧Others栏中选中Set Clock Sense,右侧即显示Set Clock Sense 设置界...