基于高速的需求和传统技术的弊端,Xilinx在Virtex2 Pro以及更高系列的部分FPGA内部集成了能实现高速数据收发RocketI/O模块,采用了CML(CurrentModeLogic)、CDR、线路编码(8B/10B)和预加重等技术的RocketI/O硬核模块,可极大地减小时钟扭曲、信号衰减和线路噪声对接收性能的影响,从而使传输速率进一步提高,最高可达10Gbps以...
采用了CML(CurrentModeLogic)、CDR、线路编码(8B/10B)和预加重等技术的RocketI/O硬核模块,可极大地减小时钟扭曲、信号衰减和线路噪声对接收性能的影响,从而使传输速率进一步提高,最高可达10Gbps以上,可用于实现吉比特以太网、PCI-Express等常用接口。
1、SerDes的前辈:LVDS SerDes,其中LVDS应该是大家比较熟悉的,这里不会展开,主要就是LVDS是1995年作为「ANSI/TIA/EIA-644」制定了标准规格的串行接口用物理层规格,为很多串行差分总线的发展奠定了基础。 2、SerDes底层硬件包括早期的LVDS和现在CML:SerDes信号层采用的LVDS工作在155Mbps~1.25Gbps之间,而CML(电流模式...
1、SerDes的前辈:LVDS SerDes,其中LVDS应该是大家比较熟悉的,这里不会展开,主要就是LVDS是1995年作为「ANSI/TIA/EIA-644」制定了标准规格的串行接口用物理层规格,为很多串行差分总线的发展奠定了基础。 2、SerDes底层硬件包括早期的LVDS和现在CML:SerDes信号层采用的LVDS工作在155Mbps~1.25Gbps之间,而CML(电流模式...
差分信号由一对相反信号组成,接收端以两者的大小关系来识别“0“和”1“,信号在传输过程中即使受到干扰,大小关系也不会发生变化,保持了传输信号的完整性。差分信号有三种:低电压差分信号(LVDS)、低电压伪射级耦合逻辑(LVPECL)和电流模式逻辑(CML),目前在SerDes领域较常见的是LVDS。
【摘要】 文章目录 前言物理信号预加重差分传输线参考资料 前言 对于数字工程师来说,我们可能关注的仅仅是本文中的差分信号电平标准以及预加重技术,CML电平标准是Transceiver技术的首选,在Xilinx的GTX/H以及以此为底层架构的众多协议,发送以及接收差分信号线都是以此为标准,在管脚约束页面上,也是没有开放出来的。至于预加...
图中蓝色背景子模块为PCS层,是标准的可综合CMOS数字逻辑,可以硬逻辑实现,也可以使用FPGA软逻辑实现,相对比较容易被理解。褐色背景的子模块是PMA层,是数模混合CML/CMOS电路,是理解SerDes区别于并行接口的关键,也是本文要讨论的内容。 发送方向(Tx)信号的流向: FPGA软逻辑(fabric)送过来的并行信号,通过接口FIFO(Interfa...
常用的差分信号方法有三种:低电压差分信号(LVDS)、低电压伪射级耦合逻辑(LVPECL)和电流模式逻辑(CML)。千兆位链路通常使用CML。CML采用最常用的接口类型,并且通常都会提供AC或DC端接以及可选的输出驱动。部分输入还提供了内建的线路均衡和/或是内部端接。通常端接的阻抗也是可选的。
2、SerDes底层硬件包括早期的LVDS和现在CML:SerDes信号层采用的LVDS工作在155Mbps~1.25Gbps之间,而CML(电流模式信号)在600Mbps和10+ Gbps。因此现在SerDes一般使用CML。但是LVDS和CML信号可以互通,但要有外接电阻做电平转换。LVDS SerDes的基本原理理解串行总线高速、远距离、低杂音的特征. ...
2.PMA层,是数模混合CML/CMOS电路,负责负责串化/解串化,是理解SerDes区别于并行接 口的关键。 3.PMD层,负责串行信号通信。 涉及模块: 1.TXPLL:这个模块主要使用具有1ps以下的抖动的时钟为参考,输出数GHZ级的时钟。 2.RXCDR(时钟恢复):这个模块是一个复杂的控制回路,作用是来追踪传入数据的平均相位, 并不管...