SDIO_CK=SDIOCLK/(2+CLKDIV)其中，SDIOCLK为PLL48CK，一般是48Mhz，而CLKDIV则是分配系数，可以通过SDIO的SDIO_CLKCR寄存器进行设置（确保SDIO_CK不超过卡的最大操作频率）。注意，以上公式，是时钟分频器不旁路时的计算公式，当时钟分频器旁路时，SDIO_CK直接等于 SDIOCLK。这里要提醒大家，在SD卡刚刚初始化的...
SDIO_CK 是 SDIO 接口与 SD 卡用于同步的时钟信号。它使用 SDIOCLK 作为 SDIO_CK 的时钟来源,可以通过设置 BYPASS 模式直接得到,这时 SDIO_CK = SDIOCLK = HCLK。若禁止 BYPASS 模式,可以通过配置时钟寄存器的 CLKDIV 位控制分频因子,即 SDIO_CK = SDIOCLK/(2+CLKDIV)= HCLK/(2+CLKDIV)。配置时钟时要...
1)SDIO_CK是MCU端输出到卡的时钟:每个时钟周期在命令和数据线上传输1bit命令或数据。2)SDIO_CK信号的两下降沿之间为一个时钟周期,硬件在上升沿捕获数据。3)当启动了省电模式并且卡总线处于空闲状态(命令通道和数据通道子单元进入空闲阶段后的8个时钟周期)。图7. 开启省电模式的命令/响应波形图 4)支持多达10位分...
控制单元包含电源管理功能和为存储器卡提供的时钟分频 时钟管理子单元产生和控制SDIO_CK信号。SDIO_CK输出可以使用时钟分频或时钟旁路模式。 在电源关闭和电源启动阶段,电源管理子单元会关闭卡总线上的输出信号则下述情况下没有时钟输出: ● 复位后 ● 在电源关闭和电源启动阶段 ● 当启动了省电模式并且卡总线处于空闲...
首先,找到SDIO,进行配置。SDIO的模式有1bit、4bits总线模式,根据板子的原理图进行选择。SDIO其他参数保持默认,只修改SDIO时钟分频因子。这个时钟分频出来的频率就是SDIO_CK引脚输出的频率,分频公式:SDIOCLK/ (CLKDIV+2)。SDIOCLK=HCLK。我的开发板时钟是168MHz,这里分频系数为6,也就是168/(6+2) = 21MHz。(如...
((SDIO_CK=SDIOCLK/(SDIO_INIT_CLK_DIV+2) 在初始化模式下,并根据SD卡标准,请确保SDIO_CK频率不超过400KHz。 获取SD CID和CSD数据。所有这些信息都由SDCardInfo结构管理。此结构还提供了预先计算的SD卡容量和块大小。 配置SD卡数据传输频率。默认情况下,卡传输频率设置为24MHz。您可以通过调整stm324xg_eval...
SDIO_CK是SDIO接口与SD卡用于同步的时钟信号。它使用SDIOCLK作为SDIO_CK的时钟来源,可以通过设置BYPASS模式直接得到,这时SDIO_CK = SDIOCLK=HCLK。若禁止BYPASS模式,可以通过配置时钟寄存器的CLKDIV位控制分频因子,即SDIO_CK=SDIOCLK/(2+CLKDIV)= HCLK/(2+CLKDIV)。配置时钟时要注意,SD卡普遍要求SDIO_CK时钟频率...
SDIO使用两个时钟信号,一个是SDIO适配器时钟(SDIOCLK=48MHz),另外一个是APB2总线时钟(PCLK2,一般为84MHz)。 DIO_CK是SDIO接口与SD卡用于同步的时钟信号。它使用SDIOCLK作为SDIO_CK的时钟来源, 可以通过设置BYPASS模式直接得到,这时SDIO_CK = SDIOCLK=HCLK。若禁止BYPASS模式, 可以通过配置时钟寄存器的CLKDIV位控...
当总线为空闲时,设置时钟控制寄存器(SDIO_CLKCR)的PWRSAV位可以关闭SDIO_CK时钟输出,降低功耗,具体设置参数如表12-24所示。 5、SDIO_BusWide——总线宽度 SDIO接口定义了3种总线宽度,1bit、4bit、8bit,默认为1bit模式,操作SD卡传输数据时需要配置为4bit模式。该参数主要设置时钟控制寄存器(SDIO_CLKCR)的 WIDBUS...
寄存器用于存储以卡总线时钟(SDIO_CK)为周期的数据超时时间,一个计数器将从SDIO_DTIMER寄存器加载数值,并在数据通道状态机(DPSM)进入Wait_R或繁忙状态时进行递减计数,当DPSM处在这些状态时,如果计数器减为0,则设置超时标志。DPSM:即数据通道状态机,类似CPSM,详见《STM32中文参考手册》相关章节。 注意:在写入数据...