在data check中,到达constrained pin或related pin的信号可能来自不同的时钟域。PrimeTime 会分别检查信号路径,并将其放入不同的时钟组,就像标准顺序检查一样。 如果related pin有来自多个时钟域的信号,您可能需要指定在该引脚上分析哪个时钟域以进行数据检查。要指定要分析的时钟域,请使用 set_data_check 命令的 -cl...
set_data_check 是一条SDC 的命令,用于约束『数据-对-数据』的『建立保持』时间检查,通常被称为非时序约束 ( non-sequential constraints ), 理论上set_data_check 可以设在任意的两个data pin 上,其中一个pin 称为 constrained pin 类似于寄存器的data pin, 另一个pin 称为related pin 类似于寄存器的clock ...
set_clock_latency0.5-rise[get_clocksC1] set_clock_latency0.3-fall[get_clocksC1] 时钟网路延迟和时钟源延迟区别: 时钟网络延迟是时钟树生成前的设置,当实际时钟树生成后,时钟网络延迟将通过set_propagated_clock被时钟树的实际结果所替代;而时钟源延迟则会一直存在。 模式分析 恒定状态约束: 根据设计中不同模式...
##更严格##set_max_delay set_min_delay set_data_check ...##更放松##set_false_path set_multicycle_path set_case_analysis set_disable_timing ... 需要强调的是需要加严的部分,对于异步路径,往往需要通过set_max_delay来约束,防止路径过长。而且有些跨时钟域(CDC)的路径,为了保证握手时的数据一致性,...
set_input_delay-min-add_delay-clock[get_clocks{CLK}]15[get_ports{IO}] -add_delay:通知工具除了现存的约束外,这是一个额外的约束,不会覆盖前一个约束;如果没有-add_delay,那么后面的约束会覆盖前面的约束。 通过SDC命令set_output_delay在输出端口指定延迟; ...
set_clock_gating_check [-setup setup_value] [-hold hold_value] [-rise] [-fall] [-high] [-low] [object_list] 命令可以提供对任何对象指定时钟门控检查的功能。时钟门控检查仅在具有时钟信号的逻辑门处执行,默认情况下建立时间和保持时间值为 0。
set_data_check [-from from_object] [-to to_object] [-rise_from from_object] [-fall_from from_object] [-rise_to to_object] [-fall_to to_object] [-setup] [-hold] [-clock clock_object] value 命令在两个数据引脚之间执行指定的检查。 例子: ● set_data_check -from [get_pins UBLK...
set_clock_gating_check [-setup setup_value] [-hold hold_value] [-rise] [-fall] [-high] [-low] [object_list] 命令可以提供对任何对象指定时钟门控检查的功能。时钟门控检查仅在具有时钟信号的逻辑门处执行,默认情况下建立时间和保持时间值为 0。
set_clock_gating_check [-setup setup_value] [-hold hold_value] [-rise] [-fall] [-high] [-low] [object_list] 命令可以提供对任何对象指定时钟门控检查的功能。时钟门控检查仅在具有时钟信号的逻辑门处执行,默认情况下建立时间和保持时间值为0。
Timing Constraint 是关键部分,要清楚每个clock 定义对应的电路结构,要清楚所有clock 之间的关系, 要能根据clock 的定义大致抽出clock 结构,要明确uncertainty 需要覆盖哪些因素,要能根据当前flow 调整对应的过约策略,要明确设计中有哪些combinational 的cell 需要做gating check, 要明确哪些逻辑需要做data check, 要明确...