对于图中的clk mux,首先create两个clk create_clock -name clk_1 -period$clk_period$clk1_src_pin-add create_clock -name clk_2 -period$clk_period$clk2_src_pin–add clk1和clk2异步,mux后产生的时钟不用创建派生时钟只需设置异步关系即可 set_clock_groups -asynchronous -name clk_async -group “c...
Create_generated_clock -name clk_edge_shift -source [get_ports clk] -edges {1 3 6} -edge_shift {1 1 1} [get_pins DFF/Q]:创建一个在主时钟第一、三、六个沿变化,且在主时钟沿上右移1ns的时钟。 Create_generated_clock -name clk_com -diveded_by 1 -combinational -source [get_ports c...
physically_exclusive代表两个clock group在物理意义上相互排斥,比如在一个source pin上定义了两个时钟。 logically_exclusive代表两个clock group在逻辑上相互排斥,比如两个clock经过MUX选择器。一个简单的例子: set_clock_groups -physically_exclusive \ -group {CLK1 CLK2}-group {CLK3 CLK4} clock group的定义...
create_generated_clock -nameCLK_mux_div3 \\ -divide_by3FFdiv3/Q -source FFdiv3/CK -master CLK_mux -addcreate_generated_clock -nameCLKdiv2_mux_div3 \\ -divide_by3FFdiv3/Q -source FFdiv3/CK -master CLKdiv2_mux -addcreate_generated_clock -nameCLKdiv4_mux_div3 \\ -divide_by3FFd...
logically_exclusive代表两个clock group在逻辑上相互排斥,比如两个clock经过MUX选择器。一个简单的例子: set_clock_groups -physically_exclusive -group {CLK1 CLK2}-group {CLK3 CLK4} clock group的定义异常谨慎,需要和前端再三确认。 时钟的定义就到此为止了,只是一些基础的概念,具体命令还有很多延伸扩展的内容...
使用set_input_delay时,可以指定真实时钟CLKP,也可以指定虚拟时钟vCLKP,在CTS之前是没有区别的。然而,在CTS之后,如果指定的是真实时钟,那么虚拟寄存器的时钟延迟就被忽略了。如果指定的是虚拟时钟,工具往往可以根据内部真实时钟的平均延迟来估算外部虚拟寄存器的时钟延迟,更加合理。
图中的interface还是controller钟TCK前ICG的E端由to_mbist_tck_en决定,gating_bistclk_tck_mux的S端为INJECT_TCK信号。核心代码如下: # MUX: assignINJECT_TCK = MBISTPG_EN_INT & BIST_HOLD_INT & (~LV_TM); #tessent_persistent_cell_GATING_TCK: ...
-source [get_pins FF1/CLK] \ -divide_by 2 \ -invert \ [get_pins FF1/Q] 同一点定义多个generated clock 在实际电路中比较常见的情况是,不同的场景下使用不同频率的时钟来驱动电路,如下图所示,同一个时钟,与经过二分频,四分频后的时钟经过MUX输出给电路使用。
set_input_delay-min-add_delay-clock[get_clocks{CLK}]15[get_ports{IO}] -add_delay:通知工具除了现存的约束外,这是一个额外的约束,不会覆盖前一个约束;如果没有-add_delay,那么后面的约束会覆盖前面的约束。 通过SDC命令set_output_delay在输出端口指定延迟; ...
23、gneraged_clock - divide_by 3- source CLK get_pins div3/Q创建频率-multiply_by 2的生成时钟,占空比为60%。create_generated_clock- multiply_by 2- duty_cycle 60- source CLK get_pins fool创建频率-multiply_by3的生成时钟,占空比不变。如果主时钟周期为30,主波形为24 36,生成周期为10,波形为8 ...