我们的SDC可以约束如下: create_generated_clock -name PULSE -source [get_ports clk] -edges {1 1 3} -edge_shift {0 2 0} [get_pins FF1/Q] #在第一个源时钟沿产生上升沿 #在第一个源时钟沿到达2ns后产生下降沿 #在第三个源时钟沿产生上升沿 2.4 多个同源时钟 参见静态时序分析简明教程(四)时钟...
比如上面的这幅图片,加入我们想要描述GCLK1的时钟特性的话,我们可以发现,GCLK1的上升沿,对齐CLK的1号边沿,下降沿,对齐CLK的3号边沿,第二个上升沿,对应CLK的5号边沿(即一个完整周期需要三个边沿)因此我们的SDC需要约束为以下: create_generated_clock -name GCLK1 -source [get_ports CLK]-edges {1 3 5} [...