首先描述一下这次的时钟域处理情况,对AXI总线上做了400MHz的时钟约束,AHB是二分频到200MHz,APB再二分频到100MHz,这是三路同步时钟,400MHz的时钟由PLL直接产生给到内部,200MHz和100MHz时钟是依次派生的时钟关系。此外还有一路单独的JTAG时钟,与上述时钟为异步关系。 因此这里涉及到的两个问题就是:1. 怎么约束派生...
用途是将时钟传递下去,EDA工具可以根据传播延时自动计算时钟的延时,更加精准。 约束组合逻辑时序两种方式 1、约束最大延时: set_max_delay 1 -from A -to B 2、设置虚拟时钟,这时的虚拟时钟没有transition time, 没有latency,但是要有uncertainty(或许是margin)。 以上是自己理解的SDC基本概念,如有问题还请同行指正。
接下来考虑hold时间检查,默认的hold检查是setup之前的有效沿(2ndedge),但是实际上数据不需要经过这么久的延时,实际上hold检查的合理有效沿需要提前2个周期(setup-1),因此hold约束命令为: set_multicycle_path 2 -hold -from [get_pins UFF0/Q] -to [get_pins UFF1/D] 此外,如果该多时钟周期路径分为两个部...
约束转换时间可以使用set_clock_transition命令来完成。对于转换时间约束，还有set_max_delay和设置虚拟时钟的两种方式。在SDC文件的使用中，综合前后的约束文件有所不同。在综合前，需要建模时钟的延时、不确定性以及转换时间等参数。而综合完成后，由于有了真实的时钟延时，因此只需建模源到时钟定义点的源...
如何保证sdc约束的完备性,对STA以及lib中的timing如何理解综合后需要check的point,网表的instance数和综合划分subchip的关系3.low power项目采用了哪些lowpower的手段,SOC实现DVFS的方法,多个power domain之间插ISO的方法。AVS调压的系统和原理4.做过类型芯片的一些知识,通常和soc的通用架构以及ip的spec有关,遇到懂的...
本文记录SDC约束文件中比较复杂的一些命令,包括时钟分频、时序例外、多周期约束、半周期约束、多时钟约束等。感觉项目中能用到的基础命令差不多就总结完了。 时钟分频 时钟信号穿过时序单元分频之后,需要人为设置generated clock,工具才能够正确推导分频之后的时钟。因为EDA工具在STA时,时钟信号不能穿透时序单元传播。