在数字集成电路设计中,Synopsys Design Constraints(SDC)是一种重要的约束语言,用于指导综合、布局布线等后续流程。本文将详细讲解SDC语法中的set_input_delay和set_output_delay,解释它们的原理、作用,并通过实例进行说明。 一、set_input_delay和set_output_delay的基本原理 1. 时序约束:在数字集成电路设计中,时序约...
1、set_input_delay 定义:the time data arrives at FPGA and still meets Tsu 来源:数据来源于外部器件 由图可见,约束-set_input_delay时,需要定义一个virtual clock 计算: 2、set_output_delay 定义:the time data to arrive and still meet ASSP’s Tsu 来源:数据来源于FPGA,应包含FPGA于ASSP之间的路径延...