一种18位SARADC的设计实现 摘要: 本文对逐次逼近型模数转换器(SARADC)的结构进行了介绍,并对影响ADC性能的主要因素加以分析。设计了一种基于二进制加权电容阵列的数字校准算法,并运用比较器自动失调校准技术,实现了高性能SARADC的设计。仿真结果表明该设计在120ksps的采样率下精度可达18位。
结构主要参考文章《a-12v-10b-20msamples-nonbinary-successive-approximation-adc-in-0.13um-CMOS》 无冗余位的cdac电容权重为 512 256 128 64 32 16 8 4 2 1 带冗余设计的Radix=1.864,non-binary redundancy的cdac电容权重为 543.3043 291.4723 156.3692 83.8891 45.0049 24.1442 12.9529 6.9490 3.7280 2.0000 1.000...
3位sar adc采用下图的电容阵列,电路如下图:所有电容的正端(也称为上极板)与比较器的同相端连接,比较器反相端接gnd,其工作过程进行大致分析见之前的文章《一种3位sar adc工作过程推导(二)》,下面对这个电路进行仿真验证。 3bit_adc原理图(二) 两个参考电压 和 , ,假设 仿真过程(一): 绘制仿真原理图,设置...
图3.SAR ADC模拟输入等效电路仿真原理图。 放大器和ADC之间的RC滤波器网络有多种用途。首先,滤波器网络减少进入ADC的宽带噪声量。其次,电容用作电荷储存器,吸收来自ADC内部采样电容的电荷反冲。在每个转换周期之后,放电的采样电容(45pF)重新连接到放大器电路。通过在ADC输入端放置一个大得多的储能电容,可以减少这些...
8位SAR ADC的MATLAB系统理想模型包括采样保持电路、DAC、比较器、移位寄存器、输入模拟信号Vin、时钟信号CLK,输出为八位二进制数字编码[D7:D0]。 使用MATLAB仿真工具对该理想模型进行仿真[5],仿真结果如图5所示。当采样时钟CLK频率为10 MS/s、输入信号频率约为0.5 MHz 时,取4 096个点进行FFT分析,仿真结果显示, ...
3位sar adc采用下图的电容阵列,电路如下图:所有电容的正端(也称为上极板)与比较器的同相端连接,比较器反相端接gnd,其工作过程进行大致分析见之前的文章《一种3位sar adc工作过程推导(二)》,下面对这个电路进行仿真验证。 两个参考电压\(V_{refP}\)和\(V_{refN}\),\(V_{-}=0\),假设\(\frac{5}{...
10bit 高速SAR ADC基于0.18um工艺的电路,拿去直接可以仿真性能,有效位ENOB9.6bit,SFDR为63.7dB,逐次逼近型模数转换器基于virtuoso。 相关资料转载自:http://zpooz.cn/681365604427.html 技术博客文章:10bit高速SAR ADC的性能分析与仿真探讨 一、引言 随着现代科技的飞速发展,高分辨率、高动态范围(SAR)ADC在雷达、通信...
摘 要:本文介绍了一种数字后台校正方法,针对在小工艺尺寸下,电容匹配精度不高,从而影响ADC性能的问题,提出了一种适用于逐次逼近型模数转换器(SAR ADC)的数字后台校正方法。在MATLAB仿真环境中,给出了该方法的仿真结果。结果表明16位的SAR ADC在单位电容为3%的失配情况下,有效位数(ENOB)由12.1位提升至14.8位,无...
其组成的具体表达式在上文有提到。并且该电路以及sar逻辑都是由数字标准单元库全定制的。 本ADC的Fsmple为320MHz,因此需要的Vref需要带宽为几十GHz,使用上述结构可达到想要的结果。 图15为最终的版图结构,面积为33um X 35um。 图16-19没什么好说的,就是结果仿真图。