1.2 RS(255,223)码译码原理 由于RS码为分组码,故其译码算法主要由伴随式计算、关键方程求解和钱搜索和Forney算法3部分构成,译码器结构如图1所示。 首先,根据接收码字乘以校验矩阵得到其伴随多项式,对于RS(225,223)码,其伴随式求解式可以表示为: 求得伴随式以后,则利用伴随多项式求解关键方程:错误位置多项式σ(x)和...
Verilog HDL代码经过modelsim仿真验证,并在ALTERA STRATIX3 EP3SL150F1152C2 FPGA上进行综合验证以及静态时序分析,综合软件为QUATURS II V8.0。 验证及测试表明,本设计在满足编解码基本功能的基础上,能够实现数据的高吞吐量和低延时传输,达到性能指标要求。本论文在基于FPGA的RS(255,223)编解码器的高速并行实现方面的...
Verilog HDL代码经过modelsim仿真验证,并在ALTERASTRATIX3EP3SL150F1152C2FPGA 上进行综合验证以及静态时序分析,综合软件为QUATURSIIV8.0。验证及测试表明,本设计在满足编解码基本功能的基础上,能够实现数据的 高吞吐量和低延时传输,达到性能指标要求。本论文在基于FPGA的RS(255,223) 编解码器的高速并行实现方面的研究...
摘要:摘 要: 提出了一种基于RiBM算法的RS(255,223)高速译码器设计方案,并采用FPGA和Verilog HDL实现了该译码器。译码器采用三级流水线结构实现,其中关键方程求解模块采用RiBM算法,具有译码速度快、占用硬件资源少等优点。仿真结果验证了该译码器设计方案的有效性和可行性。 关键词: RS(255,223);FPGA;RiBM算法 ...
四、研究方法1.首先进行RS(255,223)编码算法的研究,包括生成多项式、伴随式、广义位移寄存器的实现方式等。2.基于FPGA对编码器和译码器的硬件电路进行设计,包括数据通路、控制器、状态机等。3.使用VerilogHDL对编码器和译码器的硬件电路进行描述和仿真,进行功能测试和性能测试。4.对比分析不同方案的硬件实现、性能、...
[10] 袁志东.基于Verilog语言的RS(255,247)编译码器设计[D].合肥:安徽大学,2015. [11] 胡智宽.基于RS编译码的数字通信电路FPGA设计研究[D].北京:北京理工大学,2015. [12] 杨晓玲,郭烜.基于FPGA的RS编码的设计与实现[J].河南机电高等专科学校学报,2016,24(4):11-14. ...
基于FPGA的RS(255,223)译码器的设计 在Blahut提出ReedSolomon码时域译码算法的基础上,提出了一种时域RS(255,223)译码算法,并用FPGA和VerilogHDL语言实现了该译码器.主要包括伴随式计算,改进的BM算法,错误... 李健,许春凤,武文红 - 《微计算机信息》 被引量: 14发表: 2007年 ...
利用生成多项式系数的对称性,采用FPGA和VerilogHDL语言实现了RS(255,223)编码器.该编码器,可工作在170MHz频率以上.与已有的相同设计相比,该设计具有快速和占用硬件资源较少的特点.doi:10.3969/j.issn.1008-0570.2006.26.062许春凤内蒙古工业大学李健武文红微计算机信息基于FPGA的RS(255,223)编码器的设计[J]. 许春凤,...
[10] 袁志东.基于Verilog语言的RS(255,247)编译码器设计[D].合肥:安徽大学,2015. [11] 胡智宽.基于RS编译码的数字通信电路FPGA设计研究[D].北京:北京理工大学,2015. [12] 杨晓玲,郭烜.基于FPGA的RS编码的设计与实现[J].河南机电高等专科学校学报,2016,24(4):11-14. ...
高级在轨系统中的RS(255,223)译码器的设计 在差错控制域中RS(255,223)码是一种性能优异的线性分组循环码,具有很强的随机错误和突发错误的纠错能力.设计中运用FPGA技术,使用Verilog HDL硬件设计语言实现高级在轨... 王笃文,王忠华,Wang,... - 《电子技术》 被引量: 0发表: 2011年 宽带跳扩频通信系统中RS码...