MAC 内部选通 PLL_EMAC_50M 作为 RMII 50 MHz 参考时钟源,通过 SYSCFG 的寄存器配置。 RMII_TX_CK 输出时钟,提供给外部 PHY 使用。 支持外部参考时钟,即 MAC 接收 PHY 提供的 RMII 50 MHz 参考时钟源: REF_CLK 时钟使能,并且选通作为 RMII 50 MHz参考时钟源,通过 SYSCFG 的寄存器配置。 RMII_TX_CK 不...
MII_TX_CLK:连续时钟信号。该信号提供进行 TX 数据传输时的参考时序。标称频率为:速率为 10 Mbit/s 时为 2.5 MHz;速率为 100 Mbit/s 时为 25 MHz。 MII_TXD[3:0]:数据发送信号。该信号是 4 个一组的数据信号,由 MAC 子层同步驱动,在MII_TX_EN 信号有效时才为有效信号(有效数据)。MII_TXD[0] 为...
由 PHY 禁止该信号。PHY 必须确保 MII_CS 信号在冲突条件下保持有效状态。该信号无需与 TX 和 RX ...
MII_TXD[0] 为最低有效位,MII_TXD[3] 为最高有效位。禁止MII_TX_EN 时,发送数据不会对 PHY 产生任何影响。 MII_TX_EN:发送使能信号。该信号表示 MAC 当前正针对 MII 发送半字节。该信号必须与报头的前半字节进行同步 (MII_TX_CLK),并在所有待发送的半字节均发送到 MII时必须保持同步。 MII_RX_CLK:...
MII_COL:冲突检测信号。检测到介质上存在冲突后,PHY 必须立即使能冲突检测信号,并且只要存在冲突条件,冲突检测信号必须保持有效状态。该信号无需与 TX 和 RX 时钟保持同步。在全双工模式下,该信号没意义。 MDC:MDC信号属于SMI接口,具体请看《STM32网络之SMI接口》。
(We had it on TXCK instead of TD2) With the PHY wired up properly things are working fine now. 0 Kudos Reply 08-07-2023 05:43 AM 1,635 Views Dhruvit NXP TechSupport Hi @benpicco, I hope you are doing well Glad to know that query has been resolved. If there is n...
Expand Up@@ -95,3 +95,12 @@ SD_D2,PC10 SD_D3,PC11 SD_CK,PC12 SD_CMD,PD2 ETH_MDC,PC1 ETH_MDIO,PA2 ETH_RMII_REF_CLK,PA1 ETH_RMII_CRS_DV,PA7 ETH_RMII_RXD0,PC4 ETH_RMII_RXD1,PC5 ETH_RMII_TX_EN,PB11 ETH_RMII_TXD0,PB12 ETH_RMII_TXD1,PB13...
10TX MUX RXIP/N(3) 接口 10BASE-T 10RX FXTP/N(3) FXRP/N(3) 信息产业部SMI 控制/状态 20 兆赫 RX FLP MII串行管理 接口和寄存器 PLL的Clk将军 测试/ LED控制 25 兆赫 自动 议付 PHYAD [4 :0]的 XTLP / N CKIN测试[ 3 : 0 ] LED驱动器 AC104QF 超低功耗的10/100四RMII以太网收发器...
MII_COL:冲突检测信号。检测到介质上存在冲突后,PHY必须立即使能冲突检测信号,并且只要存在冲突条件,冲突检测信号必须保持有效状态。该信号无需与TX和RX时钟保持同步。在全双工模式下,该信号没意义。 MDC:MDC信号属于SMI接口,具体请看《》。 MDIO:MDIO信号属于SMI接口,具体请看《》。
EN0TXCK PC1/TMS/SWDIO PG3/EN0TXEN PC2/TDI PN6/EN0TXER PC3/TDO/SWO PP0/EN0INTRN PM7/T5CCP1/EN0COL PM6/EN0CRS PQ1/SSI3FSS PQ5/EN0RXD0 PQ0/SSI3CLK PQ6/EN0RXD1 PQ2/SSI3XDAT0 PK5/EN0RXD2/EPI0S31 PF0/SSI3XDAT1 PK4/EN0RXD3 PF4/SSI3XDAT2 PM4/EN0RREF_CLK PF5...