每个中断都有中断号i(定义在mcause表中),每个中断号如果被 pending 了,那么对应的第i位就会被置为 1. 因为 RISC v spec 定义了 16 个标准的中断,因此低 16bit 是用于标准用途,其它位则*台自定义。 如下图所示是低 16bit 的mip与mie寄存器。其实比较好记忆,只需要知道mcause中的中断源即可。例如 SSIP 就...
二、RISC-V调试Spec 调试模块在CPU芯片设计里是最为不起眼的，但又是最为复杂的模块之一，大部分开源...
debug模式 CSR寄存器 Control and Status Registers (CSRs) CSR寄存器编址约定:特权等级划分、读写属性标识 CSR地址映射表 CSR寄存器读写属性 Machine-Level ISA machine mode读写的寄存器,如mhartid、mstatus、mtvec、mcause machine特权指令,如ecall(所有模式)、mret、sret、wfi(所有模式、U模式可选) 复位、NMI发...
调试模块在CPU芯片设计里是最为不起眼的,但又是最为复杂的模块之一,大部分开源的处理器IP都没有调试模块。 下面的内容基于RISC-V debug spec 0.13版本。 目前RISC-V的官方调试上位机是openocd,调试工具可以是JLink或者CMSIS-DAP,RISC-V调试系统框架如图3所示。 图3 RISC-V调试系统框架 可以看到主要分为3个部分...
mstatus(Machine Status)它保存全局中断使能,以及许多其他的状态。 2.3.1.1 mstatus 寄存器 mstatus 寄存器在处理中断时会经常用到,且较为复杂,位域包含的信息较多,其结构如下图所示: 图2-4 RV32mstatus寄存器结构 图2-5 RV64mstatus寄存器结构 在中断使能方面,MIE 、SIE 、UIE 分别提供了 machine mode 、supe...
本部分根据Spec进行介绍,spec共19个章节。 1、简介 1.0-版本为当前稳定版本, 2、向量指令集的参数 向量指令集的扩展必须有如下两个参数: (1) ELEN:任何操作都可以产生或消耗的向量元素的最大位大小,ELEN≥8,它必须为2的幂。 (2) VLEN:单个向量寄存器中的位数,VLEN≥ELEN,它必须是2的幂,并且不能大于2的...
如果不是从严格遵守spec的角度来讲,我完全可以在CPU的实现中执行ECALL时把PC+4存到MEPC,实在需要类似EBREAK的功能时把PC+4改为PC即可,完全不影响正确性,系统调用时还增加了performance,但是代价是不兼容其他遵守spec的软件了。 Q8:为什么没有CSR存储当前的特权模式?
SHAKTI是印度理工学院的一个计划,目标是设计一系列适合不同应用环境的、基于RISC-V的开源处理器,以及一些IP核,以便搭建SoC。这些处理器是E-Class、C-Class、I-Class、M-Class、S-Class、H-Class、T-Class、N-Class,目前已经开源的是前三个,使用Bluespec System Verilog编写。
RSIC-V MCU 设计中会直接用 mstatus.MIE 作为中断全局总开关，，这虽然没有严格遵守 spec，，但也不...
# Pull the latest RISC-V Docs container image: docker pull riscvintl/riscv-docs-base-container-image:latest git clone https://github.com/riscv/riscv-debug-spec.git cd riscv-debug-spec # Optionally, check out a specific revision: # git checkout <rev> git submodule update --init --rec...