RISC-V架构目前国内有不少院所和公司在做相关的工作,芯来,平头哥在做IP,兆易创新已经推出了基于芯来的N200定制的GD32VF103产品线,一些公司在基于平头哥的IP做SoC,嘉楠科技在去年推出了音视频AI专用的K210,中科蓝讯推出了一系列基于RISC-V架构的蓝牙芯片,出货量极大,其宣称是全球首家RISC-V应用量过亿(颗)的公司,...
安装RISC-V 工具链(大家都需要): pip3 install meson ninja ./litex_setup.py --gcc=riscv 安装meson可以但是编译整个流程失败,是必须先安装 $ wget https://static.dev.sifive.com/dev-tools/riscv64-unknown-elf-gcc-8.1.0-2019.01.0-x86_64-linux-ubuntu14.tar.gz $ tar -xvf riscv64-unknown-elf...
本文主要从简单基于pupl open platform rsicv指令集的2级流水CPU设计开始讲起,主要运用领域是IoT,期待后续Rsicv的进一步性能突破,后续也会讲讲高性能Rsicv处理器的设计。 RiscV core arch core arch ZeroCore是一个产品级的 32 位开源 RISC-V 处理器,使用SystemVerilog编写,麻雀虽小,五章俱全。完整实现了 RISC-V...
可以看出来,VexRiscv是Component(SpinalHDL的一个原语,等价于一个Verilog的module)的一个带有Pipeline字段的子类。 CPU中一定有译码和执行这两个stage,而访存和写回stage是可选的,主要看你期望的配置。stage的顺序由newStage的调用顺序决定。 一旦定义好了CPU的各个stage,就是时候通过插件来向流水线添加逻辑了! 关于C...
很多RISC-V开发者，无论硬件还是软件，首次接触的CPU core就是Rocket。Rocket Chip Generator可以生成包括Rocket core的一整套SoC，各种参数统统可配置。Rocket Chip是用Chisel开发的，初学者（CPU设计开发的数字前端初学者，尤其是只懂Verilog的初学者）要去看Rocket的代码还是会有些吃力的，对初学者不太友好。不过正...
2-Stage Pipeline Single-issue N100 NS100 RISC-V IP 2.0之——“随芯包” 为什么推出“随芯包”模式? 在服务本土广大客户的过程中,我们发现传统CPU IP授权模式在本土存在若干痛点。 为了解决上述痛点,芯来科技推出RISC-V CPU IP随芯包模式,将CPU IP从传统的按项目授权模式,提升到订阅式模式,助力本土设计公司...
DarkRISCV 是一个开源的 RISC-V 处理器实现，使用 Verilog 硬件描述语言编写。它是一个简单且易于理解...
使用SystemVerilog实现的一个小型RISC-V CPU内核。这是一个带有AHB和缓存(完整命令列表RV32I(没有fence、fence.i、ecall、ebreak))的RV-CPU版本。 nanoFOX 目前可以在这些 FPGA 板上工作: Storm_IV_E6_V2(Altera Cyclone IV FPGA) rz_easyFPGA_A2_1(Altera Cyclone IV FPGA) ...
说明:这是RISC-V RV32IM MCU Core的一个设计, 以展示如何在 FPGA 中实现 RISC-V 软核处理器。 这个RISC-V 软核处理器名叫 PulseRain Reindeer,其源自于美国 PulseRain Technology 公司内部产品线的一个简化版本。在 2018 年由 RISC-V 官方组织的 RISC-V Soft CPU 竞赛中,该软核处理器位列季军(https://r...
根据传统CPU供应商的经验,以及在RISC-V内核中看到的情况,基于仿真的验证是不够的。这就是为什么你必须考虑其他方法,比如Formal验证。 处理器以自下而上的方式进行验证,类似于当今系统的验证方式。处理器子单元包括分支预测、pipeline的一部分或内存系统,如cache缓存。这也往往是Formal方法的亮点。有些人在受约束的随机...