如果一个部件包含了一个独立的取指令单元,则该部件被称为核心(core)。一个RiscV兼容的核心能够通过多线程技术(或者说超线程技术)支持多个RiscV兼容硬件线程(harts),harts这儿就是指硬件线程, hardware thread的意思。所谓超线程技术,就是在一个硬件核中,实现多份硬件线程,每个硬件线程都有自己独立的寄存器组等上下文...
RISC-V是一种开源的指令集架构，它定义了一组基本的操作码和寄存器，以及一些可选的扩展指令。RISC-V的设计目标是提供一种完全开放的、真实的、简洁、灵活、高效、可扩展的指令集架构，适用于各种不同的应用场景和处理器实现。RISC-V的诞生 RISC-V架构主要由美国加州大学伯克利分校（简称伯克利）的Krste Asanovic教授...
5.中科声龙(中科院计算所博后汪福全):自研RISC-V core,北京 6.腾讯:自研RISC-V core,深圳 7.字节:自研RISC-V core和ARM Soc 8.百度:自研RISC-V core,北京 9.阿里平头哥:自研RISC-V core和ARM Soc 10.赛防中国:自研RISC-V core IP,北上 11.芯来科技:自研RISC-V core IP,北上武汉 12.进迭时空(原阿里...
RISC-V只是一种指令集架构,任何公司都可以基于这套指令集架构来开发自己的RISC-V core,就像Intel酷睿系列的core和AMD锐龙系列的core,它们都属于x86 core,而移动端骁龙8系列和7系列等,它们都属于arm core。同样像sifive开发的E系列和U系列等,它们都属于RISC-V core。 3:什么是RISC-V core的compliance test? RISC...
如果一个部件包含了一个独立的取指令单元,则该部件被称为核心(core)。一个RiscV兼容的核心能够通过多线程技术(或者说超线程技术)支持多个RiscV兼容硬件线程(harts),harts这儿就是指硬件线程, hardware thread的意思。所谓超线程技术,就是在一个硬件核中,实现多份硬件线程,每个硬件线程都有自己独立的寄存器组等上下文...
而在研发RISC-V芯片的过程中，IP核很重要，什么是IP核，也就是CPU、GPU、NPU这些。比如ARM，不仅有V8、V9这样的架构对外授权，还有Cortex-A CPU核、Mali-G GPU核这些，比如Cortex-A78、Mali-G78等。国内的芯片厂商赛昉科技在去年的时候，就向客户交付了当时业界性能最高RISC-V CPU Core IP——昉·天枢（...
“之前有一个叫做open core 32的开源项目,那是欧洲一个充满活力的开源硬件集团。但他们开放的是处理器的实现。而对于RISC-V,它开放的是指令集,你可以使用它来实现从最小的IoT设备芯片到服务器级处理器的任何级别的IC。RISC-V不但有开源IP,还有商业IP的专有实现,但毫无疑问,它们将拥有与过去IP供应商不同的商业...
Dubhe-80 CPU Core IP 经过预集成及验证，基于Dubhe-80，赛昉科技可为客户提供内存一致性的Cluster内单核、双核或四核的配置选择，极大简化SoC开发工作。在配套软件方面，赛昉科技能为客户提供裸机SDK、Linux SDK、基于Eclipse的IDE等。“从高性能到高能效，赛昉科技在RISC-V领域持续探索，不断扩充自研RISC-V CPU ...
苏黎世理工大学（ETH Zurich）开发的Zero-riscy，它是经典的RV32 设计，苏黎世理工大学另外一款R15CY Core，可配置成RV32E，面向的是超低功耗、超小芯片面积的应该场景。由Clifford Wolf开发RISC-V Core PicoRV32，重点在于追求面积和CPU频率的优化。开源的核用于研究和教学很合适，但是用于商业芯片设计还有许多工作...