PHY内部会调整TX_CLK，使之能够稳定采样TXD。数据接收方向，由于RX_CLK由PHY提供，PHY芯片直接产生与数据中心对齐的时钟信号。RXD和RX_CLK信号波形如图。可见，使PHY芯片工作在延迟模式下时，FPGA不需要添加额外的逻辑来保证稳定采样。发送方向直接将数据驱动时钟作为TX_CLK信号发送，接收方向直接利用RX_CLK对RXD信号采样...
1、常规走线要求如下表1所示: 表1 RGMII常规走线要求 2、CLK需要全程包地处理,并在地线上打上地过孔,每150mil必须有一个过孔;且时钟的去耦电容必须靠近管脚放置;如图1和2所示; 图1 GMAC0-TXCLK包地 图2 时钟去耦电容放置 3、晶振需要靠近RK3588的XIN/XOUT脚摆放,需要包地处理,并且打上地过孔;如图3所示; ...
RGMII是GMII的简化版本,发送端信号:TXD[3:0]、 TX_CLK、TX_EN,接收端信号:RX_DV、RXD[3:0]、RX_CLK,当Clock=125MHz,数据位宽4bit(一个时钟周期里,上升沿取TXRX的0-3bit,下降沿取TXRX的4-7bit,所以实际还是在一个时钟周期里传输8bit数据),1000Mbps=125 MHz *8bit、100Mbps=25 MHz *8bit、10Mbps=...
接口信号的含义与MII接口一致,此处就不在赘述,注意MII的接收时钟和发送时钟均由PHY芯片输出,而GMII的TX_CLK是由MAC输出给PHY芯片的。此外就是数据位宽由MII的4位变为了8位。 PHY芯片发送数据给MAC的接口时序如下图所示,与MII接口一样,PHY芯片在RX_CLK下降沿输出数据,MAC在上升沿采集数据,但是GMII接口每个时钟周期...
一个用来发送TXEN和TXER信号 一个用来输出TX_CLK信号 */modulegmii_to_rgmii( reset_n, gmii_tx_clk,//gmii发送参考时钟,mac提供gmii_txd,//gmii_txd[7:0]gmii_txen,//发送使能gmii_txer,//发送错误信息rgmii_tx_clk, rgmii_txd, rgmii_txen//tx_ctl,上升沿传tx_en,下降沿传tx_er);inputreset_...
PHY内部会调整TX_CLK,使之能够稳定采样TXD。数据接收方向,由于RX_CLK由PHY提供,PHY芯片直接产生与数据中心对齐的时钟信号。RXD和RX_CLK信号波形如图。 可见,使PHY芯片工作在延迟模式下时,FPGA不需要添加额外的逻辑来保证稳定采样。发送方向直接将数据驱动时钟作为TX_CLK信号发送,接收方向直接利用RX_CLK对RXD信号采样。
1、常规走线要求如下表1所示: 表1 RGMII常规走线要求 2、CLK需要全程包地处理,并在地线上打上地过孔,每150mil必须有一个过孔;且时钟的去耦电容必须靠近管脚放置;如图1和2所示; 图1 GMAC0-TXCLK包地 图2 时钟去耦电容放置 3、晶振需要靠近RK3588的XIN/XOUT脚摆放,需要包地处理,并且打上地过孔;如图3所示;...
发送端信号:GTXCLK, TXCLK, TXD[7-0], TXEN, TXER 接收端信号:RXCLK, RXD[7-0], RXDV, RXER, CRS, COL 配置信号:MDIO, MDC 具体定义如下: 信号名称 描述 方向 GTX_CLK 1000M发送时钟 MAC → PHY TX_CLK 100/10M发送时钟MAC → PHYPHY →MAC ...
1、rgmii信号中的接收时钟phy_rxclk为单端时钟,如果将此时钟接到FPGA中多功能时钟引脚(MRCC或SRCC)上时,必须从正端(P)输入; 每个PHY芯片的tx和rx信号接在FPGA的同一个bank中,其中tx_clk和rx_clk需要接入bank中时钟专用管脚的P端,且其N端不能够接其它信号; ...