RGMII 支持 10/100/1000Mbps 三种通信速率,接口定义如下: 在10/100Mbps 模式下,TXD[3:0] 和 RXD[3:0] 采用单边沿传输方式。在 1000Mbps 模式下,TXD[3:0] 和 RXD[3:0] 采用双边沿传输方式。对于发送通道,TXC 上升沿传输 TXD[3:0] 和 TXEN;TXC 下降沿传输 TXD[7:4] 和 TXERR(即 TX_EN xor ...
数据通路位宽(DataWidth)为4bit为全双工下收发端各4根单端的数据线,分别为TXD[3:0]、RXD[3:0]。 收发端的数据分别跟RXC和TXC时钟进行进行同步。TXC由MAC端生产,RXC由PHY生产。 RGMII的控制信号被多路复用,相比较GMII,RGMII中的RXCTL由RXDV与RXER合并而来。同理,TXCTL则由TXEN与TXER合并而来。时钟上升沿采...
RGMII 使用 4bit 数据接口采用上下沿 DDR( Double Data Rate)的方式在一个时钟周期之内传输 8bit数据信号,即上升沿发送或接收数据的低 4 位[3:0],下降沿发送或接收数据的高 4 位[7:4]。 发送端: TXC:发送数据信号和控制信号对应的同步时钟信号( 125M、 25M、 2.5M) TXD[3:0]:发送数据信号, 4bit...
图8‑19 RGMII发送端非延时模式(来源88E1512datasheet,下同) 即要满足时钟信号 TXC 的边沿对准数据信号 TXD[3:0]和控制信号 TX_CTL 有效窗口中心附近的位置,也就是说 TXC 比其他信号存在 2ns( 90°相位)(2ns来源:当 RGMII 接口工作于 1000M 速率时, TXC 和RXC 时钟信号都为 125MHz,那么单个接口的数据...
下图详细展示了RGMII接口中传输和接收数据信号的时序关系,包括时钟信号、数据信号和控制信号。通过精确的时序控制,确保了MAC层和PHY层之间高效、可靠的数据传输。 TXC (Transmit Clock) 描述:传输时钟信号。 作用:用于同步从MAC到PHY的数据传输。 TXD[8:5][3:0], TXD[7:4][3:0] ...
为保证能够正确采到数据,PHY芯片需要将接收到的TXC信号延迟约1/4个时钟周期。 RGMII发送时序(1G)(FPGA MAC侧产生的信号时序) 注:由于下降沿传输的是异或结果,所以正常情况下,TXCTL信号一直为高电平时传输的才是有效数据。 为保证FPGA能够正确采到数据,PHY芯片需要将发送给MAC的RXC信号延迟约1/4个时钟周期。
当RGMII工作在100M,10M模式时,仍工作在单沿模式。随路时钟(TXC/RXC)下降沿时数据保持不变。 RGMII接口帧格式 图2RGMII有效帧 图2为一个有效数据帧的传输。在有效帧传输过程中,RX_CTL在RXC双沿时均为高电平,代表RX_EN=1,RX_ERR=0。当帧传输完后在下一个RXC上升沿,RX_CTL拉低,之后RX_CTL一直为低。注意...
ETH_TXC:发送参考时钟, ETH_TXC 由 PHY侧提供。 ETH_TXEN:发射数据有效信号,高电平有效。 ETH_TXER:发射数据错误信号,高电平有效。 ETH_TXD:八位并行的发送数据线,在ETH_TXEN为高电平,ETH_TXER为低电平数据有效。(4位数据有效) 2.4 RGMII接口
仿真结果如下所示,粉色信号是输入的GMII相关信号,黄色信号是转换后的RGMII输出信号。gmii_txd在时钟gmii_txc上升沿输入8’h14,rgmii_txd在时钟rgmii_txc的上升沿输出4’h4,在下降沿输出4’h1,实现双沿数据转单沿数据。 图17 gmii转rgmii仿真 前文用到的test.v分别如下所示。
特殊之处在于,TXC同样由ODDR产生,该ODDR的驱动时钟为最初的125MHz时钟相移90度后的另一时钟tx_clk90,如图4.9所示。之所以采用ODDR产生TXC是因为此时的TXC就与TXD、TX_CTL经过了相同的ODDR延时,最终TXC与TXD、TX_CTL就是中心对齐的。