TXD和TX_CLK信号波形如图。 PHY内部会调整TX_CLK,使之能够稳定采样TXD。数据接收方向,由于RX_CLK由PHY提供,PHY芯片直接产生与数据中心对齐的时钟信号。RXD和RX_CLK信号波形如图。 可见,使PHY芯片工作在延迟模式下时,FPGA不需要添加额外的逻辑来保证稳定采样。发送方向直接将数据驱动时钟作为TX_CLK信号发送,接收方向直...
其中,方法包括依次从多种延时方案中选取一种延时方案;使用所选取的延时方案,与当前PHY端进行通信,判断是否通信正常;当通信异常时,切换下一延时方案与当前PHY端进行通信,直至切换的延时方案与当前PHY端通信正常为止;将当前通信正常的延时方案确定为MAC端针对当前PHY端的延时方案。采用本发明提供的方案能自动适配不同对端...
本案例描述了一个由于CPU和PHY之间RGMII时序不满要求导致通信异常问题,最后通过电感材料(磁珠)对信号相位的移位特性来改变信号延时,从而解决RGMII信号延时不够的案例,实验结果通过。 一、问题描述 某单板上某物理层芯片和CPU之间的接口,采用的是RGMII方式。在该单板调试过程中,发现物理层芯片发送给CPU的方向,数据一直不...
经验总结:遇到RGMII接口调试时,最关键的是要查看PHY芯片的型号,查阅PHY芯片手册,通过MDIO读取PHY芯片寄存器的值,看RGMII接口上数据和时钟是否偏移2ns,再决定FPGA对应管脚约束是否进行偏移! 用VIO方法读取或配置PHY芯片的寄存器 在没有CPU的情况下,对PHY芯片中寄存器在线读取的最好办法使用VIO通过MDIO接口对PHY芯片中的寄...
从上边的时序图分析,数据在时钟的边沿变化。因此如果不做额外处理,接收端无法稳定采样。为了解决这一问题,常见的做法是为时钟信号添加延时,使其边沿对准数据总线的稳定区间。可以在控制器端、PCB走线以及PHY芯片内部添加时钟偏移,本文使用最后一种方式实现。
从上边的时序图分析,数据在时钟的边沿变化。因此如果不做额外处理,接收端无法稳定采样。为了解决这一问题,常见的做法是为时钟信号添加延时,使其边沿对准数据总线的稳定区间。可以在控制器端、PCB走线以及PHY芯片内部添加时钟偏移,本文使用最后一种方式实现。
从上边的时序图分析,数据在时钟的边沿变化。因此如果不做额外处理,接收端无法稳定采样。为了解决这一问题,常见的做法是为时钟信号添加延时,使其边沿对准数据总线的稳定区间。可以在控制器端、PCB走线以及PHY芯片内部添加时钟偏移,本文使用最后一种方式实现。
FPGA控制RGMII接口PHY芯片基础 摘要: 一、前言 网络通信中的PHY芯片接口种类有很多,之前接触过GMII接口的PHY芯片RTL8211EG。但GMII接口数量较多,本文使用RGMII接口的88E1512搭建网络通信系统。这类接口总线位宽小,可以降低电路成本,在实际项目 ... 一、前言
首先可以使用RTL8211这种以太网PHY芯片,该只需要把TXDLY和RXDLY引脚上拉就可以对RX_CLK和TX_CLK延迟2ns后作为数据采集的时钟,比较方便。但是88E1518这类PHY芯片没有相关引脚,也就不能用这个方法,那么就只有使用锁相环将时钟相移90°来实现2ns的延时,这个实际的延时可能会大一点。
从上边的时序图分析，数据在时钟的边沿变化。因此如果不做额外处理，接收端无法稳定采样。为了解决这一问题，常见的做法是为时钟信号添加延时，使其边沿对准数据总线的稳定区间。可以在控制器端、PCB走线以及PHY芯片内部添加时钟偏移，本文使用最后一种方式实现。在第三阶段中添加延迟。数据发送方向，FPGA侧的TX_CLK信号...