我用过Questasim6.3c和Modelsim6.0 。感觉在界面和使用上没太大区别,如果只对verilog和VHDL进行仿真验证的话,基本上是一样的。但看spec上讲questa对systemC和Systemverilog的支持更好,更适用于Systemverilog验证。 两者的界面基本一致。所以我也非常疑惑。举得可能qusta对systemc和systemverilog的支持更好些吧。而且可...