突然发现quartus自带的signal tap嵌入式逻辑分析仪很方便强大，ISE应该也有类似的嵌入式逻辑分析仪，还没有...
1、Quartus13.0在32位上可以使用FIR IP核,但64位电脑不行,对于64位电脑建议使用15.0版本。 2、同时对应的IP核需要对应的破解文件,否则仿真会报错,license见附录。 3、对于signal tap文件打开卡顿时由于你编译次数太多,保留了太多log,导致文件很大,建议删去。 4、想要读取ram模块内容时建议先打开 ,把文件下载到FPGA,...
project wizard,会弹出如下图所示界面:点击next,来到下面的页面:第一栏要输入的是工程的存储路径,我输入的是:G:/code/verilog testbasic_tool/t1第二栏是工程的名字:basic_tool第三栏里会自动填入和工程名字一样的字符,默认工程中顶层模块的名字和工程名相同,顶层模块在工程的编写过程中是可以更改的,这个先不用...