你的entity没有定义，少了xxx-e.vhd
先选中文件，右键，选中“set as top Top-level entity”
你的描述是用Verilog HDL写的，文件名后缀应当是.v。你是不是将其存储为.vhd了？关闭文件后将其后缀改为.v，再打开编译试试。
实体名要和文件名一样，和工程名没关系。。。就是说你新建的.VHD或.V文件要和实体名一样
原因是我们在建立工程的时候没有填写正确的“Top-level design entity”——顶层设计实例。譬如上面这个...
1、Nev Project Vizard: IntroductionThe New Project Wizard helps you create a new project and preliminery project settings, including the folbwing: Project name and directory Name of the top-level design entity Project files and libraries T argel device family and device EDA tool settingsYou can...
打开QuartusII软件,程序主界面如下: 1,新建一个工程 点击File——>New Project Wizard,打开创建新工程向导,这里你将完成工程的基本设定选项。 1,Project name and directory——工程的名称与目录 2,Name of the top-level design entity——顶层设计实体的名称 ...
Error: Top-level design entity"Verilog1" is undefined 菜单Assignments-> Settings... 打开后点击第一个General选项里,在Top-level entity标签指示下的编辑框里输入你的VHDL文本里的实体名字就OK了。例如: entity mux2 is port ( a, b, en : in bit; c : out bit ); end mux2; ...
1:看看警告:it conflicts with Quartus II primitive name,实体名和 QUARTUS 的保留字冲突,楼主把实体名改一下就行了。有很多这种名字都不能乱起的 比 如or2 and2 啥的。 为什么还提示“Error: Top-level design entity "and2" is undefined” library ieee; use ieee.std_logic_1164.all; entity and2 ...
步驟1:建立新專案 專案是儲存所有電路資料及設定的地方,建立新專案以指定工作目錄、專案名稱、頂層電路(Top-level design entity)名稱。 首先點選桌面Quartus II 8.1 Web Edition兩下。 點選建立新專案Create a New Project。 Project name:專案名稱輸入如圖所示資料後按Next(working directory可自訂)。 選擇按否。