目前对于锁相环电路建模的方法主要分为 Matlab_simulink [ 1 ]和 VerilogA [ 2-3 ] 两种,考虑到 Veriloga 模型在 Cadence ADE 中与实际锁相环电路具有良好的适配性,并且 VerilogA 语言本身植入了白噪声和闪烁噪声函数,便于为 VerilogA 模型中各模块添加噪声,因此本设计采用 VerilogA 语言对锁相环电路建......