参考论文 A 12b 50MS/s 3.5mW SAR Assisted 2-Stage Pipeline ADC12b 2-stage pipeline sar arch 架构说明:第一级6bits adc,单位电容mismatch=1%;级间amp增益16倍,OTA直流增益>75dB;第二级7bits adc,单位电容mismatch=0.7%,2倍信号增益; dynamic & sta
举个例子,假设理想的输出数字量为4’b1011,转换所用的ADC由一个级间增益减半的2-bit子级和一个3-bit Flash ADC构成,模拟输入进第一级后输出数字量为4’b10zz(这里用数码z表示0的权重,注意这里数码0的权重是负的),相减得到的残差用数字量来表示为4’bzz11,由于级间增益减半,有效位只有一位,只需要左移一...
在pipeline ADC中,MDAC的残差放大器是非常重要的。尤其是在高速采样的过程中,留给放大器建立的时间很少,运放需要在短时间内完成建立,这就需要运放具有够大的GBW。每级流水线的运放指标可以根据精度和速度要求进行计算,N为pipeline ADC位数, fs为采样频率,每级2.5bit(运放闭环增益为4),计算第M级流水线的运放性能指标...
很多初学者应该都听说过：“pipeline ADC中最初几级MDAC的采样电容由热噪声决定，后续MDAC的采样电容由匹配决定。”这句话其实是很有道理的，因为Vn^2=kT/C，热噪声受限的电容值按级间增益的平方递减；而根据工艺手册，电容值的匹配精度与近似与面积呈反比，因此匹配受限的电容值按级间增益递减。理论上如此，但...
Pipeline ADC的优点在于采样和处理过程并行进行,从而实现了高速采样和低噪声。 Pipeline ADC由多个级别组成,每个级别都包含一个采样电容、一个可编程增益放大器和一个比较器。输入信号经过首先被缓存到一个采样电容中,然后被放大,并与一个参考电压进行比较,得到一个比较结果。这个比较结果被传递到下一个级别,同时输入...
实际上,在pipelined ADC中通常采用数字校准技术,通过使用冗余位,来对易错区间进行单独划分。其原理与提高量程有异曲同工之妙。以下对此技术进行简要解释。 为简单起见,考虑一个1位的流水级,采用了0.5位冗余的输入输出特性曲线如下图所示。可以看到,对应于未加入冗余位的结构,它多出了一个转换区间,包含00、01、10三...
运算放大器是带隙电压基准源电路中的关键部分之一,其环路增益和电路的失调决定了基准源输出的精度和稳定性。为了增加电路的稳定性和降低电路的复杂度,在此尽量采用具有高增益的单级运放,而不采纳二级补偿运放。高增益的单级运放包括套筒式和折叠式运放两种,由于运放连接反馈回路,套筒式运放因输出摆幅太小而不使用,在...
14位PipelineADC设计的带隙电压基准源技术 目前,基准电压源被广泛应用与高精度比较器,A/D,D/A转换器,动态随机存储器等集成电路中。基准电压源是集成电路中一个重要的单元模块。 它产生的基准电压精度,温度稳定性和抗噪声干扰能力直接影响到芯片,甚至整个系统的性能。特别是在D/A,A/D数据转换系统中,基准源的性能...
针对现代高速通信系统的应用场合，论文设计了一款10bit 500MS/s的Pipeline-SAR ADC，其系统架构为两级结构，两级SAR ADC都实现6bit的数据量化，级间放大器提供4倍增益，设置2bit 级间冗余。在第一级SAR ADC中，提出了一种基于自关断比较器的非环路（Loop-unrolled）结构，在每位比较完成后，通过自关断信号将当前...
ADC组成。其中,两相不交叠时钟分别控制奇数子级与偶数子级交替工作,各级 经过延迟对准与冗余校准,最终由双端口输出14位数字信号。 在8通道的PipelineADC的子通道ADC中,设计了关键电路模块:余量增益 电路、跨导运算放大器、动态比较器、共模反馈电路和延时校准电路;在系统级 电路中,设计了关键的芯片级模块:参考电压产生...