在第三阶段中添加延迟。数据发送方向，FPGA侧的TX_CLK信号不需要额外处理，也就是说FPGA发送与数据边沿对齐的时钟信号。TXD和TX_CLK信号波形如图。PHY内部会调整TX_CLK，使之能够稳定采样TXD。数据接收方向，由于RX_CLK由PHY提供，PHY芯片直接产生与数据中心对齐的时钟信号。RXD和RX_CLK信号波形如图。可见，使PHY芯片...
B. PCB(data/clock等长处理)+PHY芯片上分别设置TX/RX delay(现在phy基本上均支持,使用前请查看phy手册确认); 4. 软件开发Tips Linux如何配置phy地址&phy delay,以ZCU102为例,GEM3 phy address=0xC,采用phy internal tx/rx delay,在设备树system-usr.dsti中添加phy地址和delay(有的phy硬件配置好,无需额外添加...
&gmac1_rgmii_clk &gmac1_rgmii_bus>; tx_delay = <0x42>; //rx_delay = <0x4f>; phy-handle = <&rgmii_phy1>; status = "disbaled"; }; 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. 21. 22. 23. rk3588-firefly-aio-3588q.dtsi ...
在时钟下降沿发送接收TXD[7:4]/RXD[7:4],并且信号TX_CTL反应了TX_EN和TX_ER状态,即在TXC上升沿发送TX_EN,下降沿发送TX_ER,同样的道理试用于RX_CTL,下图为发送接收的时序:
RX_DV(Receive Data Valid):RXD_DV 同步于 RX_CLK,被 PHY 驱动,它的作用如同于发送通道中的 TX_EN,不同的是在时序上稍有一点差别:为了让数据能够成功被RS接收,要求RXD_DV有效的时间必须覆盖整个 FRAME 的过程,即starting no later than the Start Frame Delimiter (SFD) and excluding any End-of-Frame ...
RX_CTL接收数据控制PHY → MAC RXD[3:0]接收数据4bitPHY → MAC MDIO管理数据双向 MDC管理数据时钟MAC → PHY 虽然RGMII信号线减半,但TXC/RXC时钟仍为125Mhz,为了达到1000Mbit的传输速率,TXD/RXD信号线在时钟上升沿发送接收GMII接口中的TXD[3:0]/RXD[3:0],在时钟下降沿发送接收TXD[7:4]/RXD[7:4],并且...
IODELAY1用作给RXD信号添加一定的延时,抵消时钟线在经过BUFIO时与在硬件布线时引入的延时,其延时值需要视硬件特性决定,在本文中使用Zedboard实现Crossbar交换机时延时值设置为0。IDDR在图中只给出一个,在实现时需要用到5个IDDR分别对应于RXD0~RXD4以及RX_CTL。
个人还是推荐用芯片自己的供电电路,这样就不用管时序了 2. 当使用RTL8211F-CG的DCDC电路提供核心1.0V时,需要注意滤波,否则可能会导致纹波超标,产生奇怪问题 3.搭配ZYNQ7000使用时,需要上拉PHY的对应引脚,开启TX Delay和RX Delay,ZYNQ7000的内部貌似并没有相应延迟电路,所以需要在PHY开启...
fec_probe(struct platform_device*pdev)->struct device_node*np=pdev->dev.of_node,*phy_node;// 获取设备树节点句柄,并创建一个phy的设备树节点句柄->fec_enet_get_queue_num(pdev,&num_tx_qs,&num_rx_qs);// 从设备树获取fsl,num-tx-queues和fsl,num-rx-queues的属性值->ndev=alloc_etherdev_mqs...
io -4 0xFF00002c,bit[1:0]=11,GPIO1B7对应RMII_RXER //RMII需要 io -4 0xFF000030,bit[1:0]=11,GPIO1C0对应MAC_RXDV_CRS io -4 0xFF000030,bit[3:2]=11,GPIO1C1对应MAC_TXEN io -4 0xFF000030,bit[7:4]=h3,GPIO1C2对应MAC_TXD0 ...