Common Refclk Architecture,即同源参考时钟架构,PCIe收发设备共用一个时钟源,是目前是使用最为广泛的方案。 缺点: 对于适用同一 Common Clock 作为参考时钟的 PCIe 设备,所有设备间的时钟偏斜(Clock Skew)必须保持在一定范围内(有部分文章介绍是12ns,我目前还没找到数据来源),大型电路板设计或者跨板的PCIe设备布局布线...
Common Refclk (Shared Refclk) Architecture的示意图如下图所示, 这种参考时钟架构是Spec推荐使用的,链路两端的器件均使用同一个参考时钟源。 即使系统使用了带有扩频的参考时钟源,时钟抖动也只有-300~+2800ppm,这对于物理层中的RxCDR和TxPLL就比较友好了,可以降低RxCDR和TxPLL的复杂程度,达到节约成本的目的。 其次...
1、Common Refclk (Shared Refclk) Architecture架构如下图,共用同一个时钟,PCIe spec推荐这种架构。 2、Data Clocked Rx Architecture参考时钟直接从数据流中恢复出,这种难度大,对CDR的要求高。 3、Separate Refclk Architecture收发双方用独立的时钟,PCIe spec强烈不推荐,不建议使用。REFCLK标准参考“PCI Express® ...
Separate Refclk Architecture Separate Refclk Architecture的示意图如下图所示: PCIe Spec强烈不推荐使用这种参考时钟架构,尽管这是其提出的三种参考时钟架构之一。PCIe Spec强调,如果使用这种架构,扩频时钟必须被禁止使用(2.5GT/s & 5GT/s),因为这中情况下使用扩频时钟的话,CDR的带宽需甚至需要大于5600ppm,这对于CDR...
Separate Refclk Architecture的示意图如下图所示: PCIe Spec强烈不推荐使用这种参考时钟架构,尽管这是其提出的三种参考时钟架构之一。PCIe Spec强调,如果使用这种架构,扩频时钟必须被禁止使用(2.5GT/s & 5GT/s),因为这中情况下使用扩频时钟的话,CDR的带宽需甚至需要大于5600ppm,这对于CDR来说是非常大的挑战。
PCIe 有3种时钟架构,分别为: Common Refclk Architecture,通用参考时钟,收发端共享参考时钟。 Data Clocked Refclk Architecture,仅发送端需要refclk,接收端CDR Refclk参考时钟从数据流中恢复。 Separate Refclk Architecture,收发端采用独立的参考时钟,根据有无时钟扩频(SSC)可进一步分为SRNS及SRIS。
Data Clock Architecture:时钟从数据中恢复出来。慎用,有些不支持。 Separate Clock Architecture: 根据有无 SSC 可进一步分为 SRNS ( Separate Refclk with No SSC) 及 SRIS (Separate Refclk with Independent SSC)。 注意,虽说PCIE时钟有三种架构,但是最常用的还是CC架构,无特殊情况,不要使用其他时钟架构,如果真...
首先先看下PCIE架构组件:下图中主要包括了CPU(ROOT COMPLEX),PCIE SWITCH,BUFFER以及一些PCIE ENDPOINT;而且可知各个器件的时钟来源都是由100MHz经过Buffer后提供。 接着上图的架构,我们来简单看下PCIE时钟的三种架构: Common Clock Architecture:所有设备的参考时钟分布必须匹配到15英寸以内在系统板上。在接收端数据和时...
从 V2.0 版的 PCIe Base Spec开始,在物理层电气子层章节中增加了参考时钟相关的内容,同时提出了 PCIe参考时钟的三种架构: 1、Common Refclk (Shared Refclk) Architecture 2、Data Clocked Rx Architecture 3、Separate Refclk Architecture 以及扩频时钟(Spread Spectrum Clocking,SSC),时钟测试测量等内容。 关于扩频...
PCI总线标准初试啼声就提供了133MB/s的带宽(33MHz时钟，每时钟传送32bit)。这对当时一般的台式机已经...