以Intel发布的最新版本的PIPE Spec为例(v5.1),该版本涉及PCI Express、SATA、USB、DisplayPort和Converged IO等多种高速串行接口。 USB中的PHY/MAC接口,如下图所示: 详细的PHY/MAC接口(PIPE)的示意图如下(PCIe、USB等):
以Intel发布的最新版本的PIPE Spec为例(v5.1),该版本涉及PCI Express、SATA、USB、DisplayPort和Converged IO等多种高速串行接口。 USB中的PHY/MAC接口,如下图所示: 详细的PHY/MAC接口(PIPE)的示意图如下(PCIe、USB等):
在系统层面,如果PCIe 6.0和控制器能有综合完整的解决方案,对于系统的吞吐量、兼容性和有效性来说是非常有利的。另外,PCIe 6.0采用的是PIPE接口选项,PIPE 5接口规范不支持PCIe 6.0,必须指定支持PCle 6.0的最新版本PIPE 6规范。再者,PCle 6.0的行业正在转向SerDes架构,它简化了64GT /s PHY设计,支持CXL 3.0对低时...
Spec 中未明确说明。依据个人经验,无论 Recovery.EQ -> Recovery.RcvrLock 还是 Recovery.Idle -> Recovery.RcvrLock,此前 LTSSM 已经在该速率下进入过 Recovery.RcvrLock,块对齐已经完成,此时收到 TS 可以直接计数,无需等待 EIEOS。 2022.04.12 - Block Alignment 块对齐是什么? Block 是 Gen3 及以上速率的...
pipe_rxN_sris_mode_en = 1,该信号从 Controller 外部接进来,接口信号名为 app_sirs_mode,具体可以来源于 PIN 或外部寄存器。 Note: 无需配置 skip_interval (SYMBOL_FILTER_1_OFF 寄存器的 SKP_INT_VAL 字段),配了也不起作用,该字段仅在非 SRIS mode 下有效。
PCIe SPEC并未定义实现多通道数据对齐的方法,接收方可以通过微调一个自动延迟电路来补偿相位偏移。 2.5 物理电气层(PL Electrical sub-block) 电气子层功能有: 串行/并行转换 数字信号和模拟信号转换 动态均衡 P2M和M2P message Bus 2.5.1 时钟产生电路
需要注意的是PCIe Spec并没有规定弹性缓存的具体位置,设计者可以将弹性缓存放在8b/10b解码器之前,也可以把弹性缓存放在8b/10b解码器之后。不过,Mindshare的建议是将弹性缓存放置于8b/10b解码器之前的。 当本地时钟域的时钟(Local Clock)的速度比数据流通过CDR解析出的时钟(Recovered Clock)的时钟要快时,且弹性缓存即...
pipe_rxN_sris_mode_en = 1,该信号从 Controller 外部连接,接口信号称为 app_sirs_mode,具体来源 PIN 或外部寄存器。 Note:无需配置 skip_interval (SYMBOL_FILTER_1_OFF 寄存器的 SKP_INT_VAL 字段),不起作用,字段只在非 SRIS mode 下有效。
clock的时钟要快时且弹性缓存即将被读空之前可以向skporderedset中插入当本地时钟域的时钟localclock的速度比数据流通过cdr解析出的时钟recoveredclock的时钟要慢时且弹性缓存即将溢出之前可以从skporderedset中移除需要特别注意的是intel提出的pipe规范并非pcisig强制的规范具体参考前面关于pipe的文章中只允许每次从一个skp...
PCIe V2.1总线规范引入了一种新的“序”模型,即IDO(ID-Based Ordering)模型,IDO模型与数据传送的数据流相关,是PCIe V2.1规范引入的序模型。 Attr字段的第0位是“No Snoop Attribute”位。当该位为0时表示当前TLP所传送的数据在通过FSB时,需要与Cache保持一致,这种一致性由FSB通过总线监听自动完成而不需要软件干预...