时钟方案:由于服务器上对PCIe REFCLK的需求数量接近40多,最经济的方案就是选择clock generator+clock buffer形式。在此项目中clock generator采用瑞萨的9SQ440,此clock gen支持PCIe Gen5的jitter要求。clock buffer采用瑞萨的9QXL2001,其附件相位抖动极低。 针对clock gen+buffer,我们需要clock gen的Phase jitter以及clock...
注意,Sn_PCE_REF_CLK是符合PCIe Base spec的 PCIe reference clock,是专门for PCIe host过来的100Mhz输入,最多支持8个host的100mhz独立输入。如下图: Sn_PCE_REF_CLK并非必须的,是optional。比如设计中不需要host过来的PCIe REFCLK 100Mhz,所有station的参考源都配置成SYS_REF_CLK时,Sn_PCE_REF_CLK这些pin可以...
该Spec主要内容包括辅助信号(Auxiliary Signals)、热插拔(Add-in Card Hot Insertion and Removal)、电源传递(Power Delivery)、PCIe卡电气规范(Add-in Card Electrical Budget)、连接器规范(Connector Specification)和PCIe卡的外形与尺寸规范(Card Form Factors and Implementation)等。 注:除了标准的PCIe Add-in卡之外...
另外,时钟信号在线上传输的时候,也会存在相位偏移(clock skew ),影响接收端的数据采集;还有,并行传输,接收端必须等最慢的那个bit数据到了以后,才能锁住整个数据 (signal skew)。 PCIe使用串行总线进行数据传输就没有这些问题。它没有外部时钟信号,它的时钟信息通过8/10编码或者128/130编码嵌入在数据流,接收端可以从...
PCIe使用串行总线进行数据传输就没有这些问题。它没有外部时钟信号,它的时钟信息通过8/10编码或者128/130编码嵌入在数据流,接收端可以从数据流里面恢复时钟信息,因此,它不受数据在线上传输时间的限制,你导线多长都没有问题,你数据传输频率多快也没有问题;没有外部时钟信号,自然就没有所谓的clock skew问题. ...
Bit Lock:在Bit传输过程中,RX PLL锁定TX Clock频率,这个过程称为RX实现“Bit Lock” Symbol Lock:RX端串并转化器知道如何区分一个有效的10-bit Symbol,这个过程称为“Symbol Lock”,这里用到的是COM控制符。 1.2.1 Polling.Active 子状态 1.2.2 Polling.Configuration 子状态 ...
PCI clock:spec中规定,所有的PCI设备必须支持0M-33MHz范围内的PCI操作,为了低功耗和静态调式能力。集成在板子上的部件可能会设计为工作在固定的时钟频率,add-in card上的设备必须支持从0-33MHZ可变的工作频率。因为card可能工作在不同的平台。 Address phase:1个PCI clock ...
PCIe Spec定义Gen1的最大传输速率是2.5Gb/s, Gen2的最大传输速率是5.0Gb/s, Gen3的最大传输速率是8.0Gb/s. 在这里的最大传输速率指的是单lane单向的原始比特传输速率(Raw bit rate), 并不是PCIe系统中真正的数据传输速率。因为在PCIe系统存在一定的数据传输开销和设计取舍。
PCIe Spec定义Gen1的最大传输速率是2.5Gb/s, Gen2的最大传输速率是5.0Gb/s, Gen3的最大传输速率是8.0Gb/s. 在这里的最大传输速率指的是单lane单向的原始比特传输速率(Raw bit rate), 并不是PCIe系统中真正的数据传输速率。因为在PCIe系统存在一定的数据传输开销和设计取舍。
受限于数据传输时间(该时间还随着数据线长度的增加而增加),因此时钟频率不能做得太高。另外,时钟信号在线上传输的时候,也会存在相位偏移(clock skew ),影响接收端的数据采集;还有,并行传输,接收端必须等最慢的那个bit数据到了以后,才能锁住整个数据 (signal skew)。