下图为 Common Clock 模式下的不同 PCIe 速率对 Jitter 的要求。 注意:PCIe Base spec对于时钟jitter要求是从时域定义的,PCIe GEN5,在common clock架构下,对于RMS jitter的要求是小于150fs。 1.3 从jitter参数入手,选择时钟方案: 1.3.1 项目1:intel eagle stream 第四代志强处理器,支持DDR5和PCIe GEN5。PCIe Gen...
注意,Sn_PCE_REF_CLK是符合PCIe Base spec的 PCIe reference clock,是专门for PCIe host过来的100Mhz输入,最多支持8个host的100mhz独立输入。如下图: Sn_PCE_REF_CLK并非必须的,是optional。比如设计中不需要host过来的PCIe REFCLK 100Mhz,所有station的参考源都配置成SYS_REF_CLK时,Sn_PCE_REF_CLK这些pin可以...
该Spec主要内容包括辅助信号(Auxiliary Signals)、热插拔(Add-in Card Hot Insertion and Removal)、电源传递(Power Delivery)、PCIe卡电气规范(Add-in Card Electrical Budget)、连接器规范(Connector Specification)和PCIe卡的外形与尺寸规范(Card Form Factors and Implementation)等。 注:除了标准的PCIe Add-in卡之外...
该Spec主要内容包括辅助信号(Auxiliary Signals)、热插拔(Add-in Card Hot Insertion and Removal)、电源传递(Power Delivery)、PCIe卡电气规范(Add-in Card Electrical Budget)、连接器规范(Connector Specification)和PCIe卡的外形与尺寸规范(Card Form Factors and Implementation)等。 注:除了标准的PCIe Add-in卡之外...
PCI clock:spec中规定,所有的PCI设备必须支持0M-33MHz范围内的PCI操作,为了低功耗和静态调式能力。集成在板子上的部件可能会设计为工作在固定的时钟频率,add-in card上的设备必须支持从0-33MHZ可变的工作频率。因为card可能工作在不同的平台。 Address phase:1个PCI clock ...
PCIe使用串行总线进行数据传输就没有这些问题。它没有外部时钟信号,它的时钟信息通过8/10编码或者128/130编码嵌入在数据流,接收端可以从数据流里面恢复时钟信息,因此,它不受数据在线上传输时间的限制,你导线多长都没有问题,你数据传输频率多快也没有问题;没有外部时钟信号,自然就没有所谓的clock skew问题. ...
PCIe使用串行总线进行数据传输就没有这些问题。它没有外部时钟信号,它的时钟信息通过8/10编码或者128/130编码嵌入在数据流,接收端可以从数据流里面恢复时钟信息,因此,它不受数据在线上传输时间的限制,你导线多长都没有问题,你数据传输频率多快也没有问题;没有外部时钟信号,自然就没有所谓的clock skew问题. ...
Ordered Sets是在每个Lane上同步发送的,即每一个Lane都会同时的发送相同的Ordered Sets,因此,Ordered Sets也可以被用于Lane De-skewing。除了链路训练之外,Ordered Sets还被用于时钟容差补偿(Clock Tolerance Compensation)以及更改链路功耗状态(Changing Link Power States)等。
Ordered Sets是在每个Lane上同步发送的,即每一个Lane都会同时的发送相同的Ordered Sets,因此,Ordered Sets也可以被用于Lane De-skewing。除了链路训练之外,Ordered Sets还被用于时钟容差补偿(Clock Tolerance Compensation)以及更改链路功耗状态(Changing Link Power States)等。
除了差分总线,PCIe还引入了嵌入式时钟技术(Embedded Clock),即发送端不再向接收端发送时钟,但是接收端可以通过8b/10b的编码从数据Lane中恢复出时钟。下图是一个简单的时钟恢复电路模型: 注:PCIe Gen3以及之后的版本采用了128b/130b的编码方式。 PCIe总线相对于PCI总线的另一个大的优势是其Scalable Performance(可扩...