use ieee.std_logic_unsigned.all;将以上两个库加上去试试
你那个+1错误的写成了+l。
aI hope you come back to Milan! Spero che ritorniate a Milano![translate] aSuprailiac Suprailiac[translate] aError (10482): VHDL error at parity.vhd(12): object "std_ulogic" is used but not declared 错误 (10482) : VHDL错误在parity.vhd( 12) : “std_ulogic”使用对象,但没有被宣称[tran...
在上面的代码中，第29行引用了一个名为 clk 的对象，但是并没有声明这个对象。VHDL 编译器无法确定 clk 是一个信号还是一个变量，所以报出了错误。为了修复这个问题，应该在实体部分中声明 clk 对象，例如：这样，clk 对象就声明了，VHDL 编译器就可以识别这个对象了。
你在进程中出现的信号q没有被声明过，应当用端口声明中的q_in。至于出错提示中的错误个数，并非指描述中出现的次数。通常你将最前面出现的错误改正之后，其余错误提示也就随之消失了。
t没有定义。注意第一个process中虽然定义了一个t，但是它是局部变量，而在40行的需要再定义一次t。
but I have this error that I don't understand : Error (10482): VHDL error at top_fpga_opg_master.vhd(3158): object "signal_copie_req" is used but not declared Error (10558): VHDL error at top_fpga_opg_master.vhd(3158): cannot associate formal port "signal_copie_req" of mode "...
在第一行之前，加上LIBRARY IEEE;
ai have no feeling with you i have no feeling with you[translate] aError (10482): VHDL error at szz.vhd(177): object "clk2" is used but not declared 错误(10482) : VHDL错误在szz.vhd (177) : 使用对象“clk2”,但没有被宣称[translate]...
将“SIGNAL COUNT_3:STD_VECTOR(2 DOWNTO 0);”改成“SIGNAL COUNT_3:STD_LOGIC_VECTOR(2 DOWNTO 0);”。