Verilog程序描述的是一个比较器[1]的模块,根据输入的两个 n 位无符号整数 A 和 B 进行比较,输出它们的大小关系和相等关系。 其中,模块名称为 Comparator,有一个参数n表示比较器所能接受的最大位数,即比较的数字不会超过模块有三个输入信号 A、B 和一个 3 个位宽输出信号,分别表示大小关系 GT(A 大于 B)...
}.Thealgorithmcanbeimplementedusingthreeunits,onen bitwidecarrysaveadder,onen bitwide comparator,andoneprefixadderunit,twoofwhichcanbedoneinparallel.Theexperimentalresultsindicatethat theproposedcircuitoffers63%,and36%savingsonaverageintermsofarea,anddelay,respectively,betterthan theunitbasedonprevioussigndetecti...