本文的实现结果是使用PS端访问位于PL端的AXI4 BRAM,并且额外实现了一个简单的由EMIO控制的PL端BRAM覆写器。 基本介绍 作为一片SoC,ZYNQ提供了主要两种手段以实现单bit信号和小批量数据交互。 第一种手段就是直接的片内PS-PL的GPIO端口,这种方法在逻辑上是最接近嵌入式裸机开发里使用中断的思路的。因此以笔者当前...
make[1]: Entering directory'/home/xilinx/zynqmp-pspcie-epdma/driver'make -C /lib/modules/5.15.0-113-generic/build M=/home/xilinx/zynqmp-pspcie-epdma/driver SUBDIRS= modules make[2]: Entering directory'/usr/src/linux-headers-5.15.0-113-generic'CC [M] /home/xilinx/zynqmp-pspcie-epdm...
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4. MPSoC PS/PL之间的简单数据通路和简单外设设计 很多时候,PS/PL之间只需要简单的数据通路。PS只需要下发有限的参数给PL,PL只需要向PS反馈有限的状态数据。串口、SPI设备、IIC等低速接口,就属于这种设备。这种情况下,PL内部只需要实现AXI Slave接口和一些寄存器就可以,PS通过AXI接口去访问寄存器,既向PL提供参数,也...
PS侧可以使用PS-PL AXI接口调用PL侧的硬件加速器等接口。这种互连属于高带宽、低延迟的连接方式。 Zynq MPSoC提供了12个PS-PL AXI端口,详细如下表所示: vivado里面也是12个PS-PL Interfaces可以使用。 这些PS-PL接口的主要特性如下: High-performance AXI4 interface with FIFO support in the PS. ...
3. MPSoC PS/PL之间的数据通路 在开始之前,首先简要介绍PS/PL之间的数据通路,请参考 《UG1085 Zynq UltraScale+ MPSoC Technical Reference Manual》的Figure 1-1: AXI Interconnect。 PS/PL之间的数据通路主要是通用的AXI Memory接口,其中PS作为主设备的接口有128-bit位宽的HPM0/HPM1, 64-bit位宽的LPD_PL; PL...
客户要求AMD MPSoC 的 PS 部分的 PCIe 能访问 PL的AXI BRAM。 Vivado设计 从Avnet 借了 UltraZed Board,得到了Vivado工程。设置BRAM的地址为0x8000-0000,BRAM大小为64KB。为了验证PL的AXI BRAM的访问,在Block Design中增加了System ILA,用于抓取PCIe访问AXI BRAM时的波形。
Xilinx的MPSOC系列FPGA包括两大功能块,PS(Processing System)部分和PL(Progarmmable Logic)部分。PS部分是一个完整的ARM处理器系统,包括ARM Cortex-A53处理器,RPU Cortex-R5处理器,AMBA互联,内部存储器(OCM),外部存储器接口(DDR Controller)和外设(IOU)。PL部分是一个标准的FPGA,包含LUT,Block RAM,DSP,高速串行总...
2、PS端外围接口 PS侧的引脚主要分为以下几类: Power Clock, reset, and configuration JTAG interfaces(参考IEEE Std 1149.1) Multiplexed I/O (MIO) PS GTR serial channels DDR I/O 其对外接口主要包括GTR、DDR和MIO接口。除了GTR信号外,所有其他的PS外设均可通过EMIO布线到PL端。
Zynq MPSoC提供了12个PS-PL AXI端口,详细如下表所示: vivado里面也是12个PS-PL Interfaces可以使用。 这些PS-PL接口的主要特性如下: S_AXI_ACP_FPD接口实现了PS 和PL 之间的低延迟连接,通过这个128位的接口,PL端可以直接访问APU的L1和L2 cache,以及DDR内存区域。故PL侧可以直接从cache中拿到APU的计算结果,同时...