FPGA开发板型号为Xilinx–Artix7–xc7a100tfgg484-2,输入视频为OV5640摄像头,MIPI模式,2 Line,RAW10输出像素,分辨率配置为1280x720@60Hz;经过MIPI CSI-2 RX Subsystem实现MIPI解码并输出AXI4-Stream视频流,再经过Sensor Demosaic实现Bayer转RGB,再经过Gammer LUT实现伽马校正,再经过Video Processing Subsystem 实现图像...
OV5640摄像头配置为MIPI模式,引脚经过权电阻方案后接入FPGA的HS BANK的LVDS差分IO;调用Xilinx的MIPI CSI-2 RX Subsystem IP实现MIPI的D-PHY功能,该IP由Xilinx免费提供,将MIPI视频解码后以AXIS视频流格式输出;再调用Xilinx的Sensor Demosaic IP实现RAM转RGB功能; 再调用Xilinx的Gammer LUT IP实现伽马校正功能;再调用Xil...
对于7 series和zynq-7000的支持, 因为FPGA没有支持MIPI协议的I/O, 因此, 需要用到XAPP894实现PHY, 当然, 如果用户直接用MIPI CSI-2 RX Subsystem该IP, 因为该IP支持 7 series, 不需要考虑PHY实现。 如果目标器件是Spartan, 该IP不支持. 那么用户需要用到XAPP894实现PHY, XAPP894提供的两种方式实现DPHY IO, ...
一个可能是sensor和MIPI CSI-2 RX Subsystem Lane position mismatch,需要检查是否first byte of the packet在lane 0, 然后next byte在lane 1. 另外一个就可能是sensor的输出timing问题, 可以尝试调整DPHY的HS_SETTLE,当然, 也有可能是SI问题。
如果MIPI CSI-2 RX Subsystem没有收到packets, 那么可能sensor没有发数据, 或者, Frame end packets没有收到, 或者ECC校验没有通过.这时候可以观测DPHY的DL_STATUS Register的PKT_CNT,确认packets有没有增加. 如果没有增加, 进一步检查DPHY的输入和输出.检查MIPI CSI-2 RX Subsystem的Interrupt Status Register的EC...
MIPICSI-2RXSubsystemIP和D-PHY基本调试 DPHY初始化 DPHY需要完成初始化,当clocklane和datalane的init_done置高,以及stopstate拉高,标志着初始化完成。见下图。 给到DPHY的Core_clk需要时200MHz,free-running的时钟,这个时钟可 以来自版上时钟晶振,或者FPGA内单独的MMCM/PLL,但该时钟不能来自与两 个级联的MMCM。
MIPI CSI-2 Receiver Subsystem由以下四部分组成: • MIPI D-PHY • MIPI CSI-2 RX Controller • AXI Crossbar/Smart Connect • Video Format Bridge MIPI协议简介 要想正常使用该IP核,要对MIPI协议有所了解。 CSI-2 Layer Definitions CSI-2可以分为PHY Layer 、Protocol Layer 和Application Layer 。
下面是MIPI CSI-2 RX Subsystem IP典型的应用示例: 该IP是由MIPI D-PHY和MIPI CSI-2 controller, 以及VFB(Video format bridge)组成, 其中VFB可选. 下面是该IP的简略系统框图: 该IP支持7-series, UltraScale+, Zynq-7000, MPSoC, RFSoC, Versal. 对于UltraScale+, MPSoC, RFSoC, 在HP IO bank, 有可以...
对于7 series和zynq-7000的支持, 因为FPGA没有支持MIPI协议的I/O, 因此, 需要用到XAPP894实现PHY, 当然, 如果用户直接用MIPI CSI-2 RX Subsystem该IP, 因为该IP支持 7 series, 不需要考虑PHY实现。 如果目标器件是Spartan, 该IP不支持. 那么用户需要用到XAPP894实现PHY, XAPP894提供的两种方式实现DPHY IO, ...
如果看到SoT Error, SoT sync Error或者 ECC 1-bit, ECC 2-bit, CRC错误, 一个可能是sensor和MIPI CSI-2 RX Subsystem Lane position mismatch,需要检查是否first byte of the packet在lane 0, 然后next byte在lane 1. 另外一个就可能是sensor的输出timing问题, 可以尝试调整DPHY的HS_SETTLE,当然, 也有可能...