sys_clk_i是MIG IP的系统时钟输入信号，其频率需根据前述IP配置设置为200MHz。sys_rst是MIG IP的系统复位输入信号，当其为低电平时，系统将进行复位操作。ui_clk是MIG IP提供给用户侧的时钟信号，其频率与DDR3端口的时钟频率之比为4：1。ui_clk_sync_rst是MIG IP提供的同步复位信号，当其为高电平时，用户侧...
1、sys_clk_i是MIG IP的系统时钟输入信号,根据前面IP配置,这个时钟需要提供200MHz 时钟。 2、sys_rst是MIG IP的系统复位输入信号,低电平复位。 3、ui_clk是MIG IP提供给用户侧使用的时钟信号,DDR3端口时钟与ui_clk频率比值为4:1。 4、ui_clk_sync_rst是MIG IP提供给用户侧的同步复位信号,高电平有效。 5...
input ui_clk , //用户时钟 input ui_clk_sync_rst , //复位,高有效 input init_calib_complete , //DDR3初始化完成 //DDR3相关 --- input app_rdy , //MIG 命令接收准备好标致 input app_wdf_rdy , //MIG数据接收准备好 input app_rd_data_valid , //读数据有效 input [DATA_WIDTH - 1:0]...
因为PHY to Controller Clock Ratio为4:1,所以MIG核输出的ddr3_ui_clk时钟是400MHz进行四分频后得到的100MHz时钟。ddr3_ui_clk_sync_rst为低电平时,表示ddr3_ui_clk时钟已稳定,可以使用。 PLL Input Clock Period(sys_clk_i)为200MHz: sys_clk_i和clk_ref_i都配置为No Buffer,然后在代码中都共用同一个...
assign rst_n = ~ui_clk_sync_rst;//将MIG IP输出的复位信号取反作为复位信号; //状态机在写状态MIG空闲且写有效,或者状态机在读状态MIG空闲时加1,其余时间为低电平; assign app_en = ((state_c == WRITE && app_rdy && app_wdf_rdy) || (state_c == READ && app_rdy)); assign app_wdf_...
ui_clk_sync_rst:是ui_clk的复位信号,当该信号拉低的时候表示ui_clk已经复位完成; sys_clk_i:是输入到该IP 核的系统时钟,前面我们选择的是NO BUFFER和use system clock所以这里有一个单端的输入时钟接口; sys_rst:是IP核复位信号,前面设置的是低有效; ...
wire ui_clk ; wire ui_clk_sync_rst ; wire init_calib_complete ; //例化ddr_ctrl模块 ddr_ctrl ddr_ctrl( .clk ( ui_clk ), .rst_n ( rst_n ), .app_addr ( app_addr ), .app_cmd ( app_cmd ), .app_en ( app_en ),
m. ui_clk_sync_rst:reset信号来自于UI,与ui_clk同步。 n. ui_clk:这是UI的输出时钟。它必须是输出到外部SDRAM的时钟频率的一半或四分之一,这取决于在GUI中选择的2:1或4:1模式。 o. init_calib_complete:校准完成后,PHY将init_calib_complete置‘1’。在将命令发送到内存控制器之前,应用程序无需等待ini...
wire ui_clk_sync_rst ; wire init_calib_complete ; //例化ddr_ctrl模块 ddr_ctrl ddr_ctrl( .clk ( ui_clk ), .rst_n ( rst_n ), .app_addr ( app_addr ), .app_cmd ( app_cmd ), .app_en ( app_en ), .app_wdf_data ( app_wdf_data ), ...
ui_clk_sync_rst:是ui_clk的复位信号,当该信号拉低的时候表示ui_clk已经复位完成; sys_clk_i:是输入到该IP 核的系统时钟,前面我们选择的是NO BUFFER和use system clock所以这里有一个单端的输入时钟接口; sys_rst:是IP核复位信号,前面设置的是低有效; ...