inout [1:0] ddr3_dqs_n, inout [1:0] ddr3_dqs_p, output [13:0] ddr3_addr, output [2:0] ddr3_ba, output ddr3_ras_n, output ddr3_cas_n, output ddr3_we_n, output ddr3_reset_n, output ddr3_ck_p, output ddr3_ck_n, output ddr3_cke, output ddr3_cs_n, output [1:...
ddr3_model inst_ddr3_model_h ( .rst_n (DDR3_reset_n), .ck (DDR3_ck_p), .ck_n (DDR3_ck_n), .cke (DDR3_cke), .cs_n (DDR3_cs_n), .ras_n (DDR3_ras_n), .cas_n (DDR3_cas_n), .we_n (DDR3_we_n), .dm_tdqs (DDR3_dm[3:2]), .ba (DDR3_ba), .addr ...
命令输入管脚,与ras_n/cas_n/cs_n定义一个命令。 8、ddr3_reset_n 管脚定义: outputddr3_reset_n; 管脚说明: 复位信号。 9、ddr3_cke 管脚定义: output [0:0] ddr3_cke; 管脚说明: 时钟使能信号,当其为高时时使能内部电路和DRAM上的时钟。由DDR3配置和操作模式决定特定电路的使能和禁止。CKE为低,提...
// 输出信号 init_calib_complete.ddr3_cs_n(ddr3_cs_n),// ddr3_cs_n为单输出信号.ddr3_dm(ddr3_dm),// ddr3_dm为双输出信号，位宽为.ddr3_odt(ddr3_odt),// ddr3_odt为单输出信号// 应用接口信号.app_addr(app_addr),// app_addr为输入信号，位宽为.app_cmd(app_cmd),// app_cmd为...
[15:0] ddr3_dq.ddr3_dqs_n(ddr3_dqs_n),// inout [1:0] ddr3_dqs_n.ddr3_dqs_p(ddr3_dqs_p),// inout [1:0] ddr3_dqs_p.init_calib_complete(init_calib_complete),// output init_calib_complete.ddr3_cs_n(ddr3_cs_n),// output [0:0] ddr3_cs_n.ddr3_dm(ddr3_dm),/...
NET "ddr3_cs_n[0]" LOC = "Y1" | IOSTANDARD = SSTL15 ; 这些保持默认: 同意完所有的协议后,生成MIG IP核,综合选项仍然选择Out of context per IP: 生成IP核后,可以在IP核里面的mig_7series_0.v里面看到这个IP核究竟有哪些引脚: 每个引脚的格式一目了然。
.ddr3_cs_n(ddr3_cs_n), // output [0:0] ddr3_cs_n .ddr3_dm(ddr3_dm), // output [3:0] ddr3_dm .ddr3_odt(ddr3_odt), // output [0:0] ddr3_odt // Application interface ports //下面的app开头的信号才是我们使用MIG控制器需要关注的 ...
Controller Chip Select Pin:片选管脚引出使能。本实验选择 enable,表示把片选信号 cs#引出来,由外部控制。 BANK_ROW_COLUMN:寻址方式选择。本实验选择第二种,即 BANK-ROW-COLUMN 的形式,这是一种最常规的 DDR3 寻址方式,即要指定某个地址,先指定 bank,再指定行,最后指定列,这样就确定了一个具体地址。一般来说...
.ddr3_cs_n(ddr3_cs_n), // output [0:0] ddr3_cs_n .ddr3_dm(ddr3_dm), // output [3:0] ddr3_dm .ddr3_odt(ddr3_odt), // output [0:0] ddr3_odt // Application interface ports //下面的app开头的信号才是我们使用MIG控制器需要关注的 ...
output [2:0] ddr3_ba, output ddr3_ras_n, output ddr3_cas_n, output ddr3_we_n, output ddr3_reset_n, output [0:0] ddr3_ck_p, output [0:0] ddr3_ck_n, output [0:0] ddr3_cke, output [0:0] ddr3_cs_n, output [1:0] ddr3_dm, ...