FPGA外接的晶振大小为50MHz,DDR3内存的驱动频率(ddr3_ck_p和ddr3_ck_n)为400MHz。选用的DDR3内存型号为MT41K128M16,内存容量为256MB。 首先用Clocking Wizard配置时钟,由50MHz倍频到200MHz,作为MIG的系统时钟(sys_clk_i)和参考时钟(clk_ref_i)。 用MMCM倍频,输入的时钟为50MHz: 输出的时钟为200MHz: ...
1. 系统时钟 system_clk 系统时钟是,MIG核内部PLL倍频的输入时钟。由于参考时钟默认为200MHz,且参考时钟可以使用系统时钟;因此系统时钟通常也选择200MHz。 2. 参考时钟 ref_clk 默认为200MHz(也可能说的不对,但是目前我看到的都是200MHz) 3. DDR的工作时钟 ddr_clk DDR的工作时钟(差分时钟)是由FPGA输出给DDR...
因为PHY to Controller Clock Ratio为4:1,所以MIG核输出的ddr3_ui_clk时钟是400MHz进行四分频后得到的100MHz时钟。ddr3_ui_clk_sync_rst为低电平时,表示ddr3_ui_clk时钟已稳定,可以使用。 PLL Input Clock Period(sys_clk_i)为200MHz: sys_clk_i和clk_ref_i都配置为No Buffer,然后在代码中都共用同一个...
sys_clk_i ( mig_ddr3_clk_i ), .sys_rst ( sys_rst_n ), // user interface signals //操作DDR3的地址 .app_addr ( app_addr ), //地址为 {bank,row,col}(配置不一样顺序可能也不一样) //命令是读还是写 .app_cmd ( app_cmd ), //命令使能,当前命令有效 .app_en ( app_en ), ...
2、PHY to Controller Clock Ratio,该时钟是MIG输出给UI的时钟,为了避免跨时钟域的问题,我们用这个ui_clk驱动自己逻辑代码 这个速率可以设置4:1 /2:1,我设置的2:1,则 ui_clk=333.33/2=166.665MHz a、我设置的为333.33MHz,因为是双边沿,实际速率=333.33*2=666.66MHz ...
这里的sys_clk_p和sys_clk_n是指FPGA输入的控制时钟，并非指DDR2硬件连接上的时钟ck和ck_n，所以...
Init_calib_complete：输出信号。指示内存初始化和校准已经完成，接口可以使用。该信号通常也在FPGA内部使用，无需驱动I/O。Tg_compare_error：输出信号。只在example design中使用，表示检测到错误了。用户逻辑中不适用它。如果sys_clk和ref_clk选择了No Buffer模式（图175），就不会出现图180所示的部分...
的最高频率400mhzddr3clk来源于pllpll的作用为将输入的系统时钟开发板的晶振频率为50mhz不知为何当选择pll的输入时钟为50mhz时参考时钟的选项中没有usesystemclock这一选项倍频或者分频出一个uiclk和一个ddr3clkuiclk和ddr3clk的大小关系要看phytocontrollerclockratio和clockperiod的选择 vivadomigIP配置研究 Vivado ...
Init_calib_complete:输出信号。指示内存初始化和校准已经完成,接口可以使用。该信号通常也在FPGA内部使用,无需驱动I/O。 Tg_compare_error:输出信号。只在example design中使用,表示检测到错误了。用户逻辑中不适用它。 图180.选择系统信号 如果sys_clk和ref_clk选择了No Buffer模式(图175),就不会出现图180所示的...
第三,当选择NoBuffer和system clock时不会为参考时钟分配引脚,当选择NO BUFFER时需要将参考时钟(clk_ref_i)接入内部时钟(pll) 第四,当input clk period为200MHZ选择Use System Clock 要点:系统时钟与参考时钟在原理上没有任何关系,因为参考时钟必须为200MHZ,当系统输入时钟为200MHZ,参考时钟可以选择系统时钟作为输入...